[發明專利]基于晶體管的高速D觸發器

無效

• 申請號: 201310028043.6
• 申請日: 2013-01-24
• 公開（公告）號: CN103138715A
• 公開（公告）日: 2013-06-05
• 發明（設計）人: 呂紅亮;劉一峰;張金燦;張義門;張玉明;周威
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H03K3/012
• 分類號: H03K3/012;H03K3/02
• 代理公司: 陜西電子工業專利中心 61205
• 代理人: 王品華;朱紅星

技術領域

本發明屬于集成電路設計技術領域，涉及觸發器，尤其涉及一種基于晶體管HBT器件的高速D觸發器，可用于程序分頻器中。

技術背景

程序分頻器是鎖相式頻率合成器中的重要的組成部分，頻率合成器的許多重要特性都與程序分頻器的性能有關，比如程序分頻器的工作速度限制了頻率合成器輸出信號的最高頻率，它的相位噪聲影響頻率合成器的帶內相位噪聲。因此提升程序分頻器的速度、降低程序分頻器的相位噪聲，對于一個高性能的頻率合成器就顯得異常重要。

程序分頻器與固定分頻器的根本區別就是程序分頻器的分頻比在一定范圍內連續可變，分頻比是可編程的。一般程序分頻器的結構示意圖如圖1所示，其采用簡單的二進制異步計數結構實現分頻功能，主要由可預置D觸發器構成。一個含有N級可預置D觸發器的程序分頻器能實現2~2^N任意自然數的連續可變分頻，其分頻比控制方式為N位二進制值輸入，其中N≥2。

由于D觸發器是組成程序分頻器的主要成份，所以提高D觸發器的性能就可以提高程序分頻器的性能，進而改善頻率合成器的性能。圖2是現有的基于晶體管的高速D觸發器的電路單元示意圖。

目前，可預置的高速D觸發器一般都采用MOS管搭建。如文獻“2003IEEE?Conference?on?Electron?Devices?and?Solid-State?Circuits，pp.269-272《A2GHz?programmable?counter?with?new?re-loadable?D?flip-flop》”報道了由M.A.DO、X.P.Yu和J.G.?Ma等人設計的一個可預置D觸發器，該D觸發器采用真單相結構，其由21個MOS管搭建起來的。這個可預置D觸發器由于采用MOS管搭建，因而存在如下缺點：

1)工作速度慢，不適合應用于高速程序分頻器；

2)相位噪聲高，使整個程序分頻器的相位噪聲高；

3)工作頻率低，不適合應用于高頻段的程序分頻器。

發明內容

本發明的目的在于避免上述已有技術的不足，提出一種基于晶體管的高速D觸發器，以降低相位噪聲，提高工作速度和工作頻率。

為實現上述目的，本發明包括第一鎖存器1、第二鎖存器2、預置電路3和電流源電路4，所述預置電路3用于對外界輸入的預置信號進行信號采樣，從而實現預置功能；所述第二鎖存器2中的輸入端與第一鎖存器1的輸出端相連，第二鎖存器2的輸出端與預置電路3相連，電流源電路4與第一鎖存器1和第二鎖存器2相連；

其特征在于：

預置電路3由第五差分電路Q17，Q18構成，該第五差分電路Q17，Q18的集電極分別與第二鎖存器2中的第二交叉耦合電路Q11，Q12的集電極相連，該第五差分電路Q17，Q18的發射極與第二鎖存器2的電流輸入端相連；

電流源電路設為兩個，且第一電流源電路4a與第一鎖存器1的電流輸入端相連，為第一鎖存器2提供穩定的電流，第二電流源電路4b與第二鎖存器2的電流輸入端相連，為第二鎖存器2提供穩定的電流；

作為優選，所述的第一鎖存器1包括第一差分電路Q1，Q2、第二差分電路Q5，Q6和第一交叉耦合電路Q3，Q4，該第一差分電路Q1，Q2的集電極與第一交叉耦合電路Q3，Q4的集電極相連，第二差分電路中的Q5集電極與第一差分電路Q1，Q2的發射極相連，第二差分電路中的Q6集電極與第一交叉耦合電路Q3，Q4的發射極相連。

作為優選，所述的第二鎖存器2包括第三差分電路Q9，Q10、第四差分電路Q13，Q14和第二交叉耦合電路Q11，Q12，該第三差分電路Q9，Q10的集電極與第二交叉耦合電路Q11，Q12的集電極相連，第四差分電路中的Q13集電極與第三差分電路Q9，Q10的發射極相連，第四差分電路中Q14集電極與第二交叉耦合電路Q11，Q12的發射極相連。

作為優選，所述的第一電流源電路4a包括晶體管Q7、晶體管Q8以及電阻R5；晶體管Q7的基極與晶體管Q8的基極相連后與電阻R5相連，構成第一鏡像電流源；晶體管Q8的集電極與第二差分電路Q5，Q6的發射極相連。

作為優選，所述的第二電流源電路4b包括晶體管Q15、晶體管Q16以及電阻R6；晶體管Q15的基極與晶體管Q16的基極相連后與電阻R6相連，構成第二鏡像電流源；晶體管Q16的集電極與第四差分電路Q13，Q14的發射極相連。