[發(fā)明專利]一種FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置及系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201310023059.8
• 申請(qǐng)日: 2013-01-21
• 公開（公告）號(hào): CN103105889A
• 公開（公告）日: 2013-05-15
• 發(fā)明（設(shè)計(jì)）人: 鄭利浩
• 申請(qǐng)（專利權(quán)）人: 杭州喬微電子科技有限公司
• 主分類號(hào): G06F1/12
• 分類號(hào): G06F1/12;G06F11/26
• 代理公司: 杭州宇信知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 33231
• 代理人: 劉芬豪

技術(shù)領(lǐng)域

本發(fā)明屬于FPGA原型驗(yàn)證技術(shù)領(lǐng)域，特別地涉及一種FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置及系統(tǒng)。

背景技術(shù)

現(xiàn)場(chǎng)可編程門陣列(Field?Program?Gate?Array，F(xiàn)PGA)原型驗(yàn)證是一種在FPGA上搭建片上系統(tǒng)(System?on?Chip，SOC)和專用集成電路(Application?Specific?Integrated?Circuit，ASIC)設(shè)計(jì)原型的方法學(xué)，可以方便的進(jìn)行硬件驗(yàn)證和早期軟件開發(fā)，此方法學(xué)也稱為ASIC原型驗(yàn)證或SOC原型驗(yàn)證，可以加快ASIC等設(shè)計(jì)的開發(fā)，縮短研發(fā)周期，降低ASIC應(yīng)用系統(tǒng)的開發(fā)成本，提高了流片的成功率。

在FPGA原型驗(yàn)證領(lǐng)域，當(dāng)單板的FPGA邏輯門的容量還達(dá)不到用戶的邏輯需求時(shí)，往往會(huì)采用堆疊的方法。FPGA可以通過互連IO的連接來實(shí)現(xiàn)信號(hào)的相互傳遞。設(shè)計(jì)FPGA原型驗(yàn)證板的堆疊方案時(shí)，時(shí)鐘同步的設(shè)計(jì)顯得極為重要。考慮到復(fù)雜的SOC/ASIC設(shè)計(jì)，需要多層板的FPGA協(xié)同完成，必然會(huì)要產(chǎn)生同步的時(shí)鐘源的需求。FPGA原型驗(yàn)證板時(shí)鐘源的同步質(zhì)量的好壞，往往直接決定了可驗(yàn)證的SOC/ASIC設(shè)計(jì)的復(fù)雜度。

現(xiàn)有技術(shù)中，在FPGA原型驗(yàn)證領(lǐng)域，時(shí)鐘同步的實(shí)現(xiàn)往往是通過共用單個(gè)晶振，或者共用單個(gè)可編程時(shí)鐘，通過時(shí)鐘源到各片F(xiàn)PGA的PCB走線一致來實(shí)現(xiàn)單層板內(nèi)多片F(xiàn)PGA時(shí)鐘同步。對(duì)于多層板則還需要借助于延時(shí)相等連接線來實(shí)現(xiàn)時(shí)鐘同步。這種方法既受到單個(gè)晶振或者單個(gè)可編程時(shí)鐘共用管腳的限制，也受到連接線質(zhì)量的影響，同步時(shí)鐘的數(shù)量難以靈活改變，而且質(zhì)量也會(huì)得不到保證。

發(fā)明內(nèi)容

為解決上述問題，本發(fā)明的目的在于提供一種FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置，用以通過主控芯片內(nèi)鎖相環(huán)反饋，主控芯片內(nèi)部走線和外部PCB板相應(yīng)的走線時(shí)延相等，使得輸出至各從FPGA芯片的時(shí)鐘實(shí)現(xiàn)同步。

本發(fā)明的又一目的在于提供一種FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步系統(tǒng)，主FPGA原型驗(yàn)證板和從FPGA原型驗(yàn)證板通過高速接口堆疊，用于通過主控芯片內(nèi)鎖相環(huán)反饋，主控芯片內(nèi)部走線和外部PCB板相應(yīng)的走線時(shí)延相等，且相對(duì)應(yīng)的信號(hào)傳輸線路的走線時(shí)延相等，使得輸出至各從FPGA芯片的時(shí)鐘實(shí)現(xiàn)同步。

為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案為：

一種FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置，包括時(shí)鐘芯片，主控芯片，至少一個(gè)從FPGA芯片和高速接口，其中主控芯片進(jìn)一步包括第一數(shù)據(jù)選擇器，第二數(shù)據(jù)選擇器，時(shí)鐘管理單元和全局時(shí)鐘緩沖器，主控芯片包括本地時(shí)鐘輸入引腳，堆疊時(shí)鐘輸入引腳，選擇信號(hào)輸入引腳，反饋時(shí)鐘輸入引腳，從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳，反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳和高速接口同步時(shí)鐘信號(hào)輸出引腳，

所述時(shí)鐘芯片用于產(chǎn)生本地晶振時(shí)鐘信號(hào)；

所述第一數(shù)據(jù)選擇器的兩個(gè)輸入端口分別通過本地時(shí)鐘輸入引腳輸入本地晶振時(shí)鐘信號(hào)，通過堆疊時(shí)鐘輸入引腳輸入堆疊時(shí)鐘輸入信號(hào)，通過選擇信號(hào)引腳的高低電平控制輸入為本地晶振時(shí)鐘信號(hào)或堆疊時(shí)鐘輸入信號(hào)；

所述第二數(shù)據(jù)選擇器的兩個(gè)輸入端口通過反饋時(shí)鐘輸入引腳輸入反饋時(shí)鐘輸入信號(hào)，通過選擇信號(hào)輸入引腳的高低電平控制輸入為任一的反饋時(shí)鐘輸入信號(hào)；

所述第一數(shù)據(jù)選擇器的輸出端口的輸出信號(hào)輸入至?xí)r鐘管理單元的時(shí)鐘輸入端口，第二數(shù)據(jù)選擇器的輸出端口的輸出信號(hào)輸入至?xí)r鐘管理單元的反饋時(shí)鐘輸入端口；

所述時(shí)鐘管理單元的輸出端口的輸出信號(hào)輸入至全局時(shí)鐘緩沖器，再通過全局時(shí)鐘緩沖器輸出多路同步時(shí)鐘信號(hào)，通過從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸出FPGA時(shí)鐘同步時(shí)鐘信號(hào)至從FPGA芯片，通過高速接口同步時(shí)鐘信號(hào)輸出引腳輸出高速接口同步時(shí)鐘信號(hào)，通過反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸出反饋時(shí)鐘同步時(shí)鐘信號(hào)至反饋時(shí)鐘輸入引腳，時(shí)鐘管理單元的鎖相環(huán)調(diào)整時(shí)鐘管理單元的時(shí)鐘輸入端口以及反饋時(shí)鐘輸入端口同頻同相。

優(yōu)選地，通過芯片內(nèi)部走線等長的方法，本地時(shí)鐘輸入引腳到第一數(shù)據(jù)選擇器的走線時(shí)延，堆疊時(shí)鐘輸入引腳到第一數(shù)據(jù)選擇器的走線時(shí)延，以及反饋時(shí)鐘輸入引腳到第二數(shù)據(jù)選擇器的走線時(shí)延相等；

第一數(shù)據(jù)選擇器的輸出端口到時(shí)鐘管理單元的時(shí)鐘輸入信號(hào)端口的走線時(shí)延與第二數(shù)據(jù)選擇器的輸出端口到時(shí)鐘管理單元的反饋時(shí)鐘輸入端口的走線時(shí)延相等；

全局時(shí)鐘緩沖器輸出端口分別到從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳，反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳和高速接口同步時(shí)鐘信號(hào)輸出引腳的走線時(shí)延相等；