[發明專利]一種FPGA原型驗證板堆疊的時鐘同步裝置及系統

有效

• 申請號: 201310023059.8
• 申請日: 2013-01-21
• 公開（公告）號: CN103105889A
• 公開（公告）日: 2013-05-15
• 發明（設計）人: 鄭利浩
• 申請（專利權）人: 杭州喬微電子科技有限公司
• 主分類號: G06F1/12
• 分類號: G06F1/12;G06F11/26
• 代理公司: 杭州宇信知識產權代理事務所(普通合伙) 33231
• 代理人: 劉芬豪

1.一種FPGA原型驗證板堆疊的時鐘同步裝置，其特征在于，包括時鐘芯片，主控芯片，至少一個從FPGA芯片和高速接口，其中主控芯片進一步包括第一數據選擇器，第二數據選擇器，時鐘管理單元和全局時鐘緩沖器，主控芯片包括本地時鐘輸入引腳，堆疊時鐘輸入引腳，選擇信號輸入引腳，反饋時鐘輸入引腳，從FPGA時鐘同步時鐘信號輸出引腳，反饋時鐘同步時鐘信號輸出引腳和高速接口同步時鐘信號輸出引腳，

所述時鐘芯片用于產生本地晶振時鐘信號；

所述第一數據選擇器的兩個輸入端口分別通過本地時鐘輸入引腳輸入本地晶振時鐘信號，通過堆疊時鐘輸入引腳輸入堆疊時鐘輸入信號，通過選擇信號引腳的高低電平控制輸入為本地晶振時鐘信號或堆疊時鐘輸入信號；

所述第二數據選擇器的兩個輸入端口通過反饋時鐘輸入引腳輸入反饋時鐘輸入信號，通過選擇信號輸入引腳的高低電平控制輸入為任一的反饋時鐘輸入信號；

所述第一數據選擇器的輸出端口的輸出信號輸入至時鐘管理單元的時鐘輸入端口，第二數據選擇器的輸出端口的輸出信號輸入至時鐘管理單元的反饋時鐘輸入端口；

所述時鐘管理單元的輸出端口的輸出信號輸入至全局時鐘緩沖器，再通過全局時鐘緩沖器輸出多路同步時鐘信號，通過從FPGA時鐘同步時鐘信號輸出引腳輸出FPGA時鐘同步時鐘信號至從FPGA芯片，通過高速接口同步時鐘信號輸出引腳輸出高速接口同步時鐘信號，通過反饋時鐘同步時鐘信號輸出引腳輸出反饋時鐘同步時鐘信號至反饋時鐘輸入引腳，時鐘管理單元的鎖相環調整時鐘管理單元的時鐘輸入端口以及反饋時鐘輸入端口同頻同相。

2.根據權利要求1所述的FPGA原型驗證板堆疊的時鐘同步裝置，其特征在于，

通過芯片內部走線等長的方法，本地時鐘輸入引腳到第一數據選擇器的走線時延，堆疊時鐘輸入引腳到第一數據選擇器的走線時延，以及反饋時鐘輸入引腳到第二數據選擇器的走線時延相等；

第一數據選擇器的輸出端口到時鐘管理單元的時鐘輸入信號端口的走線時延與第二數據選擇器的輸出端口到時鐘管理單元的反饋時鐘輸入端口的走線時延相等；

全局時鐘緩沖器輸出端口分別到從FPGA時鐘同步時鐘信號輸出引腳，反饋時鐘同步時鐘信號輸出引腳和高速接口同步時鐘信號輸出引腳的走線時延相等；

通過外部PCB走線等長的方法，使得從FPGA時鐘同步時鐘信號輸出引腳到從FPGA芯片的走線時延和反饋時鐘同步時鐘信號輸出引腳到反饋時鐘輸入引腳的走線時延相等。

3.根據權利要求1至2任一所述的FPGA原型驗證板堆疊的時鐘同步裝置，其特征在于，所述時鐘管理單元的鎖相環為數字鎖相環或模擬鎖相環。

4.一種FPGA原型驗證板堆疊的時鐘同步系統，其特征在于，包括若干如權利要求1至3任一所述的FPGA原型驗證板堆疊的時鐘同步裝置，其中一套設置在主FPGA原型驗證板上，另外的設置在從FPGA原型驗證板上，主FPGA原型驗證板與從FPGA原型驗證板通過高速接口進行堆疊，主FPGA原型驗證板的高速接口同步時鐘信號輸入至從FPGA原型驗證板的堆疊時鐘輸入引腳，

對于主FPGA原型驗證板，通過選擇信號引腳的高低電平控制第一數據選擇器的輸入為本地晶振時鐘信號，

對于從FPGA原型驗證板，通過選擇信號引腳的高低電平控制第一數據選擇器的輸入為堆疊時鐘輸入信號，

主FPGA原型驗證板的主控芯片的高速接口同步時鐘信號輸出引腳到高速接口的走線時延，主FPGA原型驗證板的高速接口到從板的高速接口的接口傳播時延，從FPGA原型驗證板的高速接口到從FPGA原型驗證板的堆疊時鐘輸入引腳的走線時延之和與從FPGA時鐘同步時鐘信號輸出引腳到從FPGA芯片的走線時延相等。