[發明專利]淺溝槽隔離結構及其形成方法

有效

• 申請號: 201310022495.3
• 申請日: 2013-01-22
• 公開（公告）號: CN103943621B
• 公開（公告）日: 2019-08-13
• 發明（設計）人: 劉恩銓;曹博昭;梁家瑞;吳家榮
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L21/762
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種淺溝槽隔離結構及其形成方法，其淺溝槽隔離結構包含一上絕緣部與一下絕緣部，該下絕緣部包含一第一絕緣體以及位于該第一絕緣體周圍的一絕緣層，該上絕緣部包含一第二絕緣體以及位于該第二絕緣體周圍的一緩沖層，部分的該緩沖層中介于該第一絕緣體與該第二絕緣體之間，且該緩沖層的外周壁與該第一絕緣體的周壁齊平。

技術領域

本發明涉及一種淺溝槽隔離結構(shallow trench isolation,S TI)的形成方法，更具體言之，其涉及一種可減少流體化學氣相沉積(flowable chemical vapordeposition,FCVD)制作工藝對于硅基底的消耗的淺溝槽隔離結構形成方法。

背景技術

增加電路元件以及互連結構的密度一直是半導體技術中存在的挑戰之一。為了避免產生不必要的電路互連，一般業界現有的作法是在電路的間隙或溝槽中填入電性絕緣材料來使電路元件在物理上及電性上彼此隔絕。淺溝槽隔離結構(shallow trenchisolation,STI)即是此種廣泛使用在集成電路中的隔離結構之一，其可使基底上所形成相鄰的半導體元件彼此電絕緣。在互補金屬氧化物半導體(CMOS)電路的應用中，淺溝槽隔離結構一般會形成在摻雜阱中的NMOS晶體管與PMOS晶體管之間來抑止該些相鄰元件之間漏電流的發生，或是避免會導致CMOS元件失效的拴鎖現象(latch-up)發生。淺溝槽隔離結構同時也應用在鰭狀場效晶體管的制作中，用以使各鰭狀結構相互隔離。

然而，隨著電路的密度增加，溝槽的寬度也會隨之減小，導致溝槽的深寬比增加，使得溝槽的填充變得更為困難。如果溝槽有不完全填充的情形發生時，溝槽中將會產生非預期的空洞，其對于元件的運作會有不好的影響，例如空洞會使得雜質容易被捕陷在電絕緣材料之中，影響元件既有的電性。故此，隨著半導體業界不斷往元件密集設計的發展趨勢，目前業界需要開發出新穎的方法來制作深寬比日益增加的淺溝槽隔離結構。

發明內容

為了制作深寬比日益增大的淺溝槽隔離結構，本發明的目的在于提供一種新穎的淺溝槽隔離結構及其形成方法，其特點在于采用流體化學氣相沉積(flowable chemicalvapor deposition,FCVD)制作工藝來達到優良的溝槽填充效益，并且通過在溝槽中設置緩沖層的方式來制作出具有上下兩個不連續絕緣部位的淺溝槽隔離結構。

根據本發明的一態樣，其提供了一種新穎的淺溝槽隔離結構，包含下列部件特征：一上絕緣部與一下絕緣部位于一基底的溝槽中，其中該下絕緣部包含一第一絕緣體以及位于該第一絕緣體周壁及底面的一絕緣層，該上絕緣部包含一第二絕緣體以及位于該第二絕緣體周壁及底面的一緩沖層，部分的該緩沖層中介于該第一絕緣體與該第二絕緣體之間，且該緩沖層的外周壁與該第一絕緣體的周壁齊平。

根據本發明另一態樣，其提供了一種新穎的淺溝槽隔離結構，包含下列部件特征：一上絕緣部與一下絕緣部位于一基底的溝槽中，其中該下絕緣部包含一第一絕緣體以及位于該第一絕緣體周壁及底面的一絕緣層，該上絕緣部包含一第二絕緣體以及位于該第二絕緣體周壁的一緩沖層，該第一絕緣體與該第二絕緣體相接，且該緩沖層的外側壁與該第一絕緣體的周壁齊平。

根據本發明又一態樣，其提供了一種形成淺溝槽隔離結構的方法，包含下列步驟：在一基底中形成溝槽、在該溝槽的下部中填入一第一絕緣層并在該溝槽的上部界定出一凹部、在該凹部的側壁上形成一緩沖層、在該凹部中填入一第二絕緣層、以及進行一蒸汽退火制作工藝使得該第一絕緣層周圍的該基底轉變為一氧化層。

無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明后將變得更為顯見。

附圖說明

本說明書含有附圖并于文中構成了本說明書的一部分，以使閱者對本發明實施例有進一步的了解。該些圖示描繪了本發明一些實施例并連同本文描述一起說明了其原理。在該些圖示中：

圖1～圖7繪示出根據本發明第一實施例一淺溝槽隔離結構的制作流程的截面示意圖；