[發明專利]晶片堆迭構造及其制造方法

無效

• 申請號: 201310021658.6
• 申請日: 2013-01-22
• 公開（公告）號: CN103137611A
• 公開（公告）日: 2013-06-05
• 發明（設計）人: 王琇如;許哲銘;唐和明
• 申請（專利權）人: 日月光半導體制造股份有限公司
• 主分類號: H01L25/00
• 分類號: H01L25/00;H01L23/31;H01L21/56
• 代理公司: 上海翼勝專利商標事務所(普通合伙) 31218
• 代理人: 翟羽

技術領域

本發明是有關于一種晶片堆迭構造及其制造方法，特別是有關于一種晶片堆迭構造及其制造方法。

背景技術

現今，攜帶式個人電腦、智慧手機及數碼相機等半導體裝置皆具有多功能化及高性能化的設計，且有朝向輕薄短小的趨勢，因而使半導體封裝構造(semiconductor?package)在許多電子裝置的使用上越來越普遍，在半導體封裝過程中，翹曲的問題也日受到重視，在以往研究中，造成封裝構造翹曲原因主要為材料熱膨脹系數不同所造成的不均勻翹曲，或是烘烤后本身固化收縮的材料特性。

例如，現有封裝構造在制造過程中，先將倒裝型的晶片覆設在基板上并以回流焊(reflow)工藝方式進行接合，接著，對晶片以底部填充膠(underfill)進行充填，并且進行烘烤的工藝。不過，基板與晶片受熱時會因為熱膨脹系數(coefficient?of?thermal?expansion，CTE)的差異而有彎曲的情況，因而在晶片的角隅處產生所謂的翹曲(warpage)現象。

另一種現有堆迭式封裝構造則是將兩顆晶片上下堆迭在基板上，并利用直通硅晶穿孔(Through-Silicon?Via)在下晶片形成導電穿孔，使上晶片與下晶片電性連接，不過，堆迭在上面的晶片（例如：記憶體晶片，Memory?Die）與堆迭在下面的晶片（例如：邏輯晶片，Logic?Die）的厚度越薄，晶片角隅翹曲的現象會更加明顯，特別是上晶片的角隅翹曲會造成其凸塊沒有確實與下晶片的重布線層有效的結合，因此不利于堆迭式封裝構造的薄型化趨勢。

故，有必要提供一種晶片堆迭構造，以解決現有技術所存在的問題。

發明內容

有鑒于此，本發明提供一種晶片堆迭構造及其制造方法，以解決現有的堆迭晶片于封裝過程中角隅產生翹曲的現象。

本發明的主要目的在于提供一種晶片堆迭構造，其可以通過在于上、下晶片之間設置膠塊，以避免上晶片在角隅或邊緣處發生翹曲。

本發明的次要目的在于提供一種晶片堆迭構造的制造方法，其可以通過在于上、下晶片之間設置膠塊，以避免造成上晶片與下晶片接觸不良的情形。

為達成本發明的前述目的，本發明一實施例提供一種晶片堆迭構造，其中所述晶片堆迭構造包含︰一基板、一下晶片、一下底部填充膠、一上晶片、一上底部填充膠及數個第一接合膠塊。所述基板包含一基板表面，所述基板表面具有多個第一導電端子，所述下晶片包含一下晶片第一表面及一下晶片第二表面，其中所述下晶片第一表面面對所述基板表面及所述下晶片第二表面遠離所述基板所述下晶片第一表面具有數個第二導電端子，所述下晶片第二表面具有數個下第三導電端子，其中所述下晶片的第二導電端子電性連接所述基板的第一導電端子，所述下底部填充膠設置在所述基板與下晶片之間且包覆所述第二導電端子，所述上晶片包含一上晶片表面其中所述上晶片表面具有數個第四導電端子，其中所述上晶片的第四導電端子電性連接所述下晶片第二表面的第三導電端子，所述第一接合膠塊設置在所述下晶片與上晶片之間及所述上晶片的數個角隅處且分別接合所述下晶片與所述上晶片，所述上底部填充膠設置在所述下晶片與上晶片之間且包覆所述第四導電端子及所述第一接合膠塊。

再者，為達成本發明的前述目的，本發明另一實施例提供一種晶片堆迭構造的制造方法，其中所述晶片堆迭構造的制造方法包含步驟︰提供一具有一下晶片的基板，所述下晶片位于所述基板之上，所述下晶片包含一下晶片第一表面及一下晶片第二表面，其中所述下晶片第一表面面對所述基板及所述下晶片第二表面遠離所述基板，所述下晶片第二表面具有數個下第三導電端子；將數個第一接合膠塊設置在所述下晶片上；提供一上晶片，所述上晶片包含一上晶片表面；其中所述上晶片表面具有數個第四導電端子；將所述上晶片設置在所述下晶片上，使所述第一接合膠塊分別接合于所述上晶片底面的數個角隅處；提供一能量，使所述第一接合膠塊產生固化；熱壓所述上晶片，使所述下晶片的第三導電端子與所述上晶片的第四導電端子焊接結合在所述上晶片與下晶片之間；及在所述上晶片與下晶片之間填充一上底部填充膠。

如上所述，所述第一接合膠塊分別貼附在所述上晶片底面的角隅處，并通過加熱使所述第一接合膠塊固定接合于所述上晶片的四個角隅及下晶片之間，進而在填充上底部填充膠的過程中，避免所述上晶片的角隅或邊緣處發生翹曲而造成所述第四導電端接觸不良的情形。

附圖說明

圖1A是本發明一實施例的晶片堆迭構造的剖視圖。

圖1B是本發明圖1A實施例的晶片堆迭構造的上視圖。