[發明專利]帶隙電壓基準電路

有效

• 申請號: 201310021495.1
• 申請日: 2013-01-21
• 公開（公告）號: CN103941792A
• 公開（公告）日: 2014-07-23
• 發明（設計）人: 劉簾曦;牛越;劉術彬;楊銀堂
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 北京銀龍知識產權代理有限公司 11243
• 代理人: 許靜;黃燦

1.一種帶隙電壓基準電路，其特征在于，包括：第一PMOS晶體管，第二NMOS晶體管，第三NMOS晶體管，第四PMOS晶體管，第五PMOS晶體管，第六PMOS晶體管，第一PNP三極管，第二PNP三極管，電容C，第一電阻，第二電阻，第三電阻，第四電阻，第五電阻和運算放大器；

其中，第一PMOS晶體管的源極連接電源電壓VDD，第二NMOS晶體管的柵極和漏極連接電源電壓VDD，第一PMOS晶體管的柵極與第二NMOS晶體管的源極、第三NMOS晶體管的漏極、第四PMOS晶體管的柵極相連；

第三NMOS晶體管的源極和襯底連接接地信號GND，第四PMOS晶體管的源極連接電源電壓VDD，第四PMOS晶體管的漏極與第五PMOS晶體管的柵極、第六PMOS晶體管的源極相連，第六PMOS晶體管的柵極和漏極連接接地信號GND；

運算放大器的正輸入端與第二電阻的負端、第二PNP三極管的發射極、第五PMOS晶體管的漏極相連，運算放大器的負輸入端與第一電阻的正端、第三電阻的負端相連，運算放大器的輸出端與第三NMOS晶體管的柵極相連；

第一電阻的負端與第一PNP三極管的發射極相連，第二電阻的正端與第三電阻的正端、第四電阻的負端相連，第四電阻的正端與第一PMOS晶體管的漏極相連，第五電阻的正端與第一PMOS晶體管的柵極相連；

電容C的上極板與第一PMOS晶體管的漏極相連，電容C的下極板與第五電阻的負端相連；

第一PNP三極管的基極和集電極連接到接地信號GND，第二PNP三極管的基極和集電極連接到接地信號GND。

2.根據權利要求1所述的帶隙電壓基準電路，其特征在于，所述運算放大器包括：第七PMOS晶體管、第八PMOS晶體管、第九PMOS晶體管、第十PMOS晶體管、第十一PMOS晶體管、第十二PMOS晶體管、第十三NMOS晶體管、第十四NMOS晶體管、第十五NMOS晶體管；

其中，第七PMOS晶體管的柵極連接到運算放大器的正輸入端，第七PMOS晶體管的源極與第九PMOS晶體管的漏極、第十四NMOS晶體管的柵極相連，第八PMOS晶體管的柵極連接到運算放大器的負輸入端，第八PMOS晶體管的源極與第十PMOS晶體管的漏極、第十三NMOS晶體管的柵極相連；

第九PMOS晶體管的柵極連接到偏置電壓V₂，第九PMOS晶體管的源極連接到電源電壓VDD，第十PMOS晶體管的柵極連接到偏置電壓V₂，第十PMOS晶體管的源極連接到電源電壓VDD，第七PMOS晶體管的漏極連接到接地信號GND，第八PMOS晶體管的漏極連接到接地信號GND；

第十一PMOS晶體管的柵極和漏極與第十三NMOS晶體管的漏極、第十二PMOS晶體管的柵極相連，第十二PMOS晶體管的漏極與第十四NMOS晶體管的漏極、運算放大器的輸出端相連，第十一PMOS晶體管的源極連接到電源電壓VDD，第十二PMOS晶體管的源極連接到電源電壓VDD；

第十三NMOS晶體管的源極與第十四NMOS晶體管的源極、第十五NMOS晶體管的漏極相連，第十五NMOS晶體管的柵極連接到偏置電壓V₁，第十五NMOS晶體管的源極連接到接地信號GND。

3.根據權利要求2所述的帶隙電壓基準電路，其特征在于，

第一PMOS晶體管、第四PMOS晶體管、第五PMOS晶體管、第六PMOS晶體管、第七PMOS晶體管、第八PMOS晶體管、第九PMOS晶體管、第十PMOS晶體管、第十一PMOS晶體管和第十二PMOS晶體管的襯底均連接電源電壓VDD；

第二NMOS晶體管、第三NMOS晶體管、第十三NMOS晶體管、第十四NMOS晶體管和第十五NMOS晶體管的襯底均連接地信號GND。

4.根據權利要求2所述的帶隙電壓基準電路，其特征在于，

當電路通電時，第四PMOS晶體管關斷，第六PMOS晶體管導通，第五PMOS晶體管的柵極電壓為GND，第五PMOS晶體管導通，使得第二PNP三極管產生電源到地的電流，帶隙電壓基準電路開始工作；

其中，帶隙電壓基準電路工作后，第四PMOS晶體管導通，第五PMOS晶體管關斷。

5.根據權利要求2所述的帶隙電壓基準電路，其特征在于，所述第三電阻為可變電阻串。

6.根據權利要求2所述的帶隙電壓基準電路，其特征在于，所述運算放大器為兩級運算放大器，其中，第一級采用PMOS晶體管，第二級采用雙端輸入單端輸出運算放大器。