[發明專利]半導體器件及其制造方法

有效

• 申請號: 201310013932.5
• 申請日: 2013-01-15
• 公開（公告）號: CN103928333B
• 公開（公告）日: 2019-03-12
• 發明（設計）人: 朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/10
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

本申請公開了一種半導體器件及其制造方法。一示例器件可以包括：在襯底上形成的鰭狀結構；在襯底上形成的隔離層，該隔離層露出鰭狀結構的一部分，鰭狀結構的露出部分用作該半導體器件的鰭；以及在隔離層上形成的與鰭相交的柵堆疊，其中，僅在鰭與柵堆疊相交的部分下方的區域中形成有穿通阻擋部。

技術領域

本公開涉及半導體領域，更具體地，涉及一種半導體器件及其制造方法。

背景技術

隨著平面型半導體器件的尺寸越來越小，短溝道效應愈加明顯。為此，提出了立體型半導體器件如FinFET(鰭式場效應晶體管)。一般而言，FinFET包括在襯底上豎直形成的鰭以及與鰭相交的柵堆疊。另外，襯底上形成有隔離層，以隔離柵堆疊與襯底。因此，鰭的底部被隔離層所包圍，從而柵難以有效控制鰭的底部。結果，易于出現源和漏之間經由鰭底部的漏電流。

通常，可以采用穿通阻擋部(PTS)來減小這種漏電流。但是，這種PTS的引入增大了帶間泄漏(band-to-band leakage)和結泄漏。

發明內容

本公開的目的至少部分地在于提供一種半導體器件及其制造方法。

根據本公開的一個方面，提供了一種制造半導體器件的方法，包括：在襯底上形成鰭狀結構；在襯底上形成隔離層，隔離層露出鰭狀結構的一部分，鰭狀結構的露出部分用作該半導體器件的鰭；在隔離層上形成犧牲柵導體層，所述犧牲柵導體層經由犧牲柵介質層與鰭狀結構相交；在犧牲柵導體層的側壁上形成柵側墻；在隔離層上形成電介質層，并對電介質層進行平坦化，以露出犧牲柵導體層；選擇性地去除犧牲柵導體層，從而在柵側墻內側形成柵槽；經由柵槽，在鰭下方的區域中形成穿通阻擋部；以及在柵槽中形成柵導體。

根據本公開的另一方面，提供了一種半導體器件，包括：在襯底上形成的鰭狀結構；在襯底上形成的隔離層，該隔離層露出鰭狀結構的一部分，鰭狀結構的露出部分用作該半導體器件的鰭；以及在隔離層上形成的與鰭相交的柵堆疊，其中，僅在鰭與柵堆疊相交的部分下方的區域中形成有穿通阻擋部。

根據本發明的示例性實施例，所形成的PTS自對準于溝道區下方，從而可以有效降低源和漏之間的漏電流。另外，由于在源、漏區下方并不形成這種PTS，從而可以有效降低帶間泄漏和結泄漏。

附圖說明

通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優點將更為清楚，在附圖中：

圖1-14是示出了根據本公開實施例的制造半導體器件流程的示意圖。

具體實施方式

以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。

在附圖中示出了根據本公開實施例的各種結構示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節，并且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。

在本公開的上下文中，當將一層/元件稱作位于另一層/元件“上”時，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當調轉朝向時，該層/元件可以位于該另一層/元件“下”。

根據本公開的實施例，提供了一種半導體器件，該半導體器件可以包括襯底、在襯底上形成的鰭狀結構以及與鰭狀結構相交的柵堆疊。柵堆疊可以通過隔離層與襯底相隔離。隔離層可以露出鰭狀結構的一部分，鰭狀結構的該露出部分可以用作該半導體器件的真正鰭。