[發明專利]減少金屬的接觸電阻的方法

有效

• 申請號: 201310013153.5
• 申請日: 2013-01-14
• 公開（公告）號: CN103579187B
• 公開（公告）日: 2017-10-27
• 發明（設計）人: 李亞蓮;蘇鴻文
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/538
• 分類號: H01L23/538;H01L21/768
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,孫征

本申請要求2012年7月31日提交的、名稱為“A Method of ReducingContact Resistance of a Metal”的美國臨時專利申請第61/677,862號的優先權，其全部公開內容通過引用合并于本申請中。

技術領域

本發明涉及半導體技術領域，更具體地，涉及減少金屬的接觸電阻的方法。

背景技術

半導體集成電路(IC)產業經歷了指數式增長。IC材料和設計方面的技術進步產生了多代IC，其中每一代都具有比前一代更小且更復雜的電路。在IC發展過程中，功能密度(即每芯片面積上互連器件的數量)通常增大了而幾何尺寸(即，使用制造工藝可以制造出的最小的元件(或線))減小了。這種按比例縮小工藝通常通過提高生產效率和降低相關成本而帶來益處。這種按比例縮小工藝也增大了加工和制造IC的復雜度，因而為了實現這些優點，在IC加工和制造方面需要類似的進步。

例如，隨著器件的關鍵尺寸(CD)按比例降低，CD的任何變化都可能變得更相關，包括所引起的IC器件中金屬結構的接觸電阻(Rc)變化。因此，需要進一步的按比例縮小IC器件的方法。

發明內容

為了解決現有技術中所存在的問題，根據本發明的一個方面，提供了一種集成電路的結構，所述結構包括：

襯底；

保護層，沉積在所述襯底上；

介電層，沉積在所述保護層上；以及

溝槽，嵌入所述介電層中，所述溝槽包括：

原子層沉積(ALD)TaN層，形成在所述溝槽的側壁上；

物理汽相沉積(PVD)Ta層，形成在所述ALD TaN層上方；和

含Cu層，形成在所述PVD Ta層上方，

其中，所述ALD TaN層和所述PVD Ta層的總N/Ta比率在約0.6

至約1.0的范圍內。

在可選實施例中，所述ALD TaN層的N/Ta比率在約2.3至約2.6的范圍內。

在可選實施例中，所述結構還包括在所述溝槽的底部結合至所述溝槽的通孔，所述通孔到達所述保護層。

在可選實施例中，所述ALD TaN層的厚度在約5埃至約10埃的范圍內。

在可選實施例中，所述溝槽還包括在所述ALD TaN層和所述PVD Ta層之間形成的PVD TaN層。

在可選實施例中，所述PVD TaN層的N/Ta比率在約0.3至約0.6的范圍內。

在可選實施例中，所述介電層具有介電常數k在約2.6至約2.65范圍內的低k材料。

在可選實施例中，所述ALD TaN層和所述PVD Ta層的總碳(C)濃度在約0.2％至約1％的范圍內。

在可選實施例中，所述PVD Ta層包含α-Ta和β-Ta。

根據本發明的另一方面，還提供了一種集成電路的結構，所述結構包括：

襯底；

第一保護層，形成在所述襯底上方；

第一介電層，形成在所述第一保護層上方；

第一溝槽，嵌入所述第一介電層中，所述第一溝槽包括：

第一原子層沉積(ALD)TaN層，沉積在所述第一溝槽的底部和

側壁上；

第一物理汽相沉積(PVD)Ta層，沉積在所述第一ALD TaN層上方；和

第一含Cu層，形成在所述第一PVD Ta層上方；

第二保護層，形成在所述第一介電層上方；

第二介電層，形成在所述第二保護層上方；

第二溝槽，嵌入所述第二介電層中，所述第二溝槽包括：

第二ALD TaN層，沉積在所述第二溝槽的底部和側壁上；

第二PVD Ta層，沉積在所述第二ALD TaN層上方；和

第二含Cu層，形成在所述第二PVD Ta層上方；以及

通孔，位于所述第一溝槽和所述第二溝槽之間，所述通孔在所述第一溝槽的頂部結合至所述第一溝槽以及在所述第二溝槽的底部結合至所述第二溝槽。

在可選實施例中，所述第一溝槽和所述第二溝槽分別還包括形成在相應的ALD TaN層和PVD Ta層之間的PVD TaN層。

在可選實施例中，所述第一溝槽與所述第二溝槽的接觸電阻(Rc)在約6歐姆至約11歐姆(Ω)的范圍內，而所述第一溝槽的關鍵尺寸(CD)在約0.05微米至約0.5微米(μm)的范圍內變化。