[發(fā)明專利]凹入式晶體管的制作方法有效
| 申請?zhí)枺?/td> | 201310012958.8 | 申請日: | 2013-01-14 |
| 公開(公告)號: | CN103871892B | 公開(公告)日: | 2016-11-02 |
| 發(fā)明(設(shè)計)人: | 林永發(fā) | 申請(專利權(quán))人: | 茂達(dá)電子股份有限公司 |
| 主分類號: | H01L21/336 | 分類號: | H01L21/336;H01L21/28;H01L21/768 |
| 代理公司: | 深圳新創(chuàng)友知識產(chǎn)權(quán)代理有限公司 44223 | 代理人: | 江耀純 |
| 地址: | 中國臺*** | 國省代碼: | 中國臺灣;71 |
| 權(quán)利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關(guān)鍵詞: | 凹入式 晶體管 制作方法 | ||
技術(shù)領(lǐng)域
本發(fā)明大體上關(guān)于半導(dǎo)體器件技術(shù)領(lǐng)域,特別是關(guān)于一種凹入式晶體管的制作方法。
背景技術(shù)
在傳統(tǒng)的功率晶體管中,平面型的功率器件(DMOS)會因?yàn)閬碜杂跍系绤^(qū)域(channel?region)、積集層(accumulation?layer)以及接面場效應(yīng)晶體管(JFET)的貢獻(xiàn),而使得導(dǎo)通電阻(on-resistance)上升。
為了降低上述區(qū)域的電阻,凹入式功率晶體管器件(UMOS)于是被開發(fā)出來,更因?yàn)閁MOS結(jié)構(gòu)不存在的JFET區(qū)域,因此可以縮小UMOS的器件單元的尺寸(cell?size),以提高溝道密度(channel?density),并進(jìn)一步降低導(dǎo)通電阻,但隨著器件尺寸的微縮,柵極與源極接觸孔的間隔也隨之縮小,容易導(dǎo)致工藝對準(zhǔn)(overlay)問題的發(fā)生。
發(fā)明內(nèi)容
因此,本發(fā)明的目的即在提供一種凹入式功率半導(dǎo)體器件的制作方法,以解決上述柵極與源極接觸孔對準(zhǔn)的問題。
本發(fā)明的一實(shí)施例提供了一種凹入式晶體管器件的制造方法,其特征包含有提供一半導(dǎo)體基底;于所述半導(dǎo)體基底上形成一外延層;于所述外延層上形成一硬掩膜層,所述硬掩膜層包含有至少一開口;經(jīng)由所述硬掩膜層的開口刻蝕所述外延層,以形成一柵極溝槽;于所述柵極溝槽的表面形成一柵極氧化層;于所述柵極溝槽內(nèi)形成一凹入式柵極;于所述凹入式柵極上形成一上蓋層;去除所述硬掩膜層;于所述外延層中形成一離子阱;于所述離子阱中形成一源極摻雜區(qū);于所述上蓋層及所述凹入式柵極的側(cè)壁上形成一隔離壁;以及以所述上蓋層及所述隔離壁為刻蝕掩膜自對準(zhǔn)刻蝕所述外延層,以形成一接觸孔。
本發(fā)明另一實(shí)施例提供一種凹入式晶體管器件的制造方法,其特征包含有提供一半導(dǎo)體基底;于所述半導(dǎo)體基底上形成一外延層;于所述外延層表面注入一氮摻雜層;于所述外延層上形成一硬掩膜層,所述硬掩膜層包含有至少一開口;經(jīng)由所述硬掩膜層的開口刻蝕所述外延層,以形成一柵極溝槽;于所述柵極溝槽的表面形成一柵極氧化層;于所述柵極溝槽內(nèi)形成一凹入式柵極;去除所述硬掩膜層,使所述凹入式柵極部分凸出于所述外延層的表面;于所述外延層中形成一離子阱;于所述離子阱中形成一源極摻雜區(qū);選擇性的氧化所述凹入式柵極凸出于所述外延層的表面的部分,以形成一氧化蓋層;以及以所述氧化蓋層為刻蝕掩膜自對準(zhǔn)刻蝕所述外延層,以形成一接觸孔。
為讓本發(fā)明的上述目的、特征及優(yōu)點(diǎn)能更明顯易懂,下文特舉優(yōu)選實(shí)施方式,并配合所附圖式作詳細(xì)說明如下。然而所述優(yōu)選實(shí)施方式與圖式僅供參考與說明用,并非用來對本發(fā)明加以限制。
附圖說明
圖1至圖8為依據(jù)本發(fā)明一實(shí)施例所繪示的凹入式功率晶體管器件的制造方法示意圖。
圖9至圖11表示出本發(fā)明另一實(shí)施例。
圖12至圖18為依據(jù)本發(fā)明又一實(shí)施例所繪示的凹入式功率晶體管器件的制造方法示意圖。
圖19至圖21表示出接觸孔與柵極溝槽的布局。
其中,附圖標(biāo)記說明如下:
10??????半導(dǎo)體基底??????123??????凹陷區(qū)域
11????????外延層????????124??????上蓋層
12???????硬掩膜層???????130??????隔離壁
18??????柵極氧化層??????140??????介電層
20a?????凹入式柵極??????150??????氧化蓋層
22??????源極摻雜區(qū)??????155??????光刻膠圖案
34????????金屬層????????155a????????開口
101??????氮摻雜層???????201?????????側(cè)壁
112????????開口?????????210????????離子阱
118???????硅氧層????????230????????接觸孔
122??????柵極溝槽???????250??????接觸摻雜區(qū)
具體實(shí)施方式
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息,商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于茂達(dá)電子股份有限公司,未經(jīng)茂達(dá)電子股份有限公司許可,擅自商用是侵權(quán)行為。如果您想購買此專利、獲得商業(yè)授權(quán)和技術(shù)合作,請聯(lián)系【客服】
本文鏈接:http://www.szxzyx.cn/pat/books/201310012958.8/2.html,轉(zhuǎn)載請聲明來源鉆瓜專利網(wǎng)。
- 同類專利
- 專利分類
H01L 半導(dǎo)體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導(dǎo)體或固體器件或其部件的方法或設(shè)備
H01L21-02 .半導(dǎo)體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導(dǎo)體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導(dǎo)體或電固體器件的裝置;專門適合于在半導(dǎo)體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內(nèi)或其上形成的多個固態(tài)組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





