[發(fā)明專利]半導(dǎo)體結(jié)構(gòu)及其形成方法

有效

• 申請?zhí)枺?/td>: 201310011741.5
• 申請日: 2013-01-11
• 公開（公告）號: CN103928330B
• 公開（公告）日: 2017-05-24
• 發(fā)明（設(shè)計）人: 韓秋華
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/10
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司11227
• 代理人: 駱蘇華

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造工藝，特別涉及一種具有雙柵結(jié)構(gòu)的半導(dǎo)體結(jié)構(gòu)及其形成方法。

背景技術(shù)

隨著半導(dǎo)體工藝技術(shù)的不斷發(fā)展，隨著工藝節(jié)點逐漸減小，金屬柵極工藝得到了廣泛應(yīng)用，來獲得理想的閾值電壓，改善器件性能。但是當(dāng)器件的特征尺寸（CD，Critical Dimension）進一步下降時，即使采用金屬柵極工藝，常規(guī)的MOS場效應(yīng)管的結(jié)構(gòu)也已經(jīng)無法滿足對器件性能的需求，多柵器件作為常規(guī)器件的替代得到了廣泛的關(guān)注。

鰭式場效應(yīng)管（Fin FET）是一種常見的多柵器件，圖1示出了現(xiàn)有技術(shù)的一種鰭式場效應(yīng)管的立體結(jié)構(gòu)示意圖。如圖1所示，包括：半導(dǎo)體襯底10，所述半導(dǎo)體襯底10上形成有凸出的鰭部14，鰭部14一般是通過對半導(dǎo)體襯底10刻蝕后得到的；介質(zhì)層11，覆蓋所述半導(dǎo)體襯底10的表面以及鰭部14側(cè)壁的一部分；柵極結(jié)構(gòu)12，橫跨在所述鰭部14上，覆蓋所述鰭部14的頂部和側(cè)壁，柵極結(jié)構(gòu)12包括柵介質(zhì)層（未標(biāo)示）和位于柵介質(zhì)層上的柵電極（未標(biāo)示）。對于Fin FET，鰭部14的頂部以及兩側(cè)的側(cè)壁與柵極結(jié)構(gòu)12相接觸的部分都成為溝道區(qū)，即具有多個柵，有利于增大驅(qū)動電流，改善器件性能。

然而，為了進一步提高鰭式場效應(yīng)管的器件性能，需要提高溝道區(qū)的載流子遷移率，即采用應(yīng)變硅工藝調(diào)整溝道區(qū)的應(yīng)力來提高溝道區(qū)的載流子遷移率。專利號為“US7915112B2”的美國專利公開了一種提高溝道區(qū)的載流子遷移率的鰭式場效應(yīng)管，形成高K柵介質(zhì)層后，在所述高K柵介質(zhì)層表面形成應(yīng)力金屬層，在所述應(yīng)力金屬層表面形成金屬柵電極，利用所述應(yīng)力金屬層對鰭式場效應(yīng)管的溝道區(qū)的晶格進行拉伸或壓縮，從而有利于提高鰭式場效應(yīng)管的溝道區(qū)的載流子遷移率。

但由于所述應(yīng)力金屬層需要通過高K柵介質(zhì)層對鰭式場效應(yīng)管的溝道區(qū)的晶格進行拉伸或壓縮，會影響高K柵介質(zhì)層的電學(xué)性能，會導(dǎo)致高K柵介質(zhì)層內(nèi)的缺陷變多，柵極漏電流增大，柵極擊穿電壓變小。

發(fā)明內(nèi)容

本發(fā)明解決的問題是提供一種半導(dǎo)體結(jié)構(gòu)及其形成方法，既能提高鰭式場效應(yīng)管的溝道區(qū)的載流子遷移率，又不影響柵介質(zhì)層的電學(xué)性能。

為解決上述問題，本發(fā)明技術(shù)方案提供了一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括：提供半導(dǎo)體層，對所述半導(dǎo)體層進行刻蝕，形成第一開口；在所述第一開口內(nèi)填充滿應(yīng)力材料；對所述應(yīng)力材料進行刻蝕，形成第二開口，所述第二開口的寬度小于第一開口的寬度，在第二開口側(cè)壁形成應(yīng)力材料層；對所述半導(dǎo)體層進行刻蝕，在所述應(yīng)力材料層的一側(cè)側(cè)壁表面形成鰭部結(jié)構(gòu)；在所述鰭部結(jié)構(gòu)側(cè)壁表面形成主柵結(jié)構(gòu)，在所述應(yīng)力材料層的側(cè)壁表面形成背柵結(jié)構(gòu)。

可選的，形成所述應(yīng)力材料層的工藝包括：在所述半導(dǎo)體層表面形成具有第三開口的第一掩膜層，以所述第一掩膜層為掩膜，對所述半導(dǎo)體層進行刻蝕，形成第一開口；在所述第一掩膜層的第三開口側(cè)壁形成側(cè)墻，以所述側(cè)墻和第一掩膜層為掩膜，對所述應(yīng)力材料進行刻蝕，形成第二開口，在所述第二開口的兩側(cè)側(cè)壁形成應(yīng)力材料層。

可選的，形成所述鰭部結(jié)構(gòu)的工藝包括：去除所述側(cè)墻，對所述第三開口側(cè)壁的第一掩膜層進行刻蝕，形成開口寬度更大的第四開口，在所述第二開口和第四開口內(nèi)形成第二掩膜層；去除第一掩膜層，以所述第二掩膜層為掩膜，對所述半導(dǎo)體層進行刻蝕，在所述應(yīng)力材料層的一側(cè)側(cè)壁表面形成鰭部結(jié)構(gòu)；去除所述第二掩膜層。

可選的，所述第二掩膜層的材料與第一掩膜層的材料不同。

可選的，對所述第三開口側(cè)壁的第一掩膜層進行刻蝕的工藝為干法刻蝕工藝或濕法刻蝕工藝。

可選的，所述第二開口的深度大于或等于第一開口的深度。

可選的，當(dāng)所述半導(dǎo)體結(jié)構(gòu)對應(yīng)形成PMOS晶體管時，所述應(yīng)力材料為碳化硅；當(dāng)所述半導(dǎo)體結(jié)構(gòu)對應(yīng)形成NMOS晶體管時，所述應(yīng)力材料為鍺硅。

可選的，形成所述主柵結(jié)構(gòu)和背柵結(jié)構(gòu)的具體工藝為：在所述鰭部結(jié)構(gòu)和應(yīng)力材料層側(cè)壁和頂部表面形成柵介質(zhì)層和位于柵介質(zhì)層表面的柵電極，利用回刻蝕工藝或化學(xué)機械研磨工藝去除位于鰭部結(jié)構(gòu)和應(yīng)力材料頂部表面的柵介質(zhì)層和柵電極，在所述鰭部結(jié)構(gòu)側(cè)壁表面形成主柵結(jié)構(gòu)，在所述應(yīng)力材料層的側(cè)壁表面形成背柵結(jié)構(gòu)。

可選的，所述第一開口的寬度范圍為10納米~100納米，所述第一開口的深度范圍為10納米~100納米。

可選的，還包括：在所述主柵結(jié)構(gòu)和背柵結(jié)構(gòu)對應(yīng)位置兩側(cè)的鰭部結(jié)構(gòu)內(nèi)形成源區(qū)和漏區(qū)。

可選的，所述半導(dǎo)體層為體硅襯底、體鍺襯底、絕緣體上硅襯底的硅材料層或絕緣體上鍺襯底的鍺材料層。