[發明專利]DDR2讀寫操作數字延遲鏈工藝-溫度-電壓控制器電路

有效

• 申請號: 201310010044.8
• 申請日: 2013-01-11
• 公開（公告）號: CN103226969A
• 公開（公告）日: 2013-07-31
• 發明（設計）人: 呂新浩;孫翼;高鵬;馬濤
• 申請（專利權）人: 昆山慧凝微電子有限公司
• 主分類號: G11C11/4063
• 分類號: G11C11/4063
• 代理公司: 南京知識律師事務所 32207
• 代理人: 張蘇沛

技術領域

本發明涉及DDR2（Double?Data?Rate，雙倍速率同步動態隨機存儲器）讀寫操作數字延遲鏈控制器電路應用場合，如DDR，DDR2，DDR3等，屬于高速DDR2讀寫操作數字延遲鏈控制器電路的技術領域。

背景技術

隨著片上系統SOC芯片性能的不斷提高，數據吞吐量也越來越大，使得DDR2（Double?Data?Rate，雙倍速率同步動態隨機存儲器）控制器應用越來越廣泛。

芯片在工藝-溫度-電壓變化時，現有DDR2讀寫操作數字延遲鏈控制器技術采用動態更新讀寫操作數字延遲鏈，并沒有考慮到DDR2控制器和DDR2存儲器之間的DQ和DQS處于何種狀態。現有的數字延遲鏈在工藝-溫度-電壓變化時更新數字延遲鏈存在的弊端：

1.??DDR2控制器在寫操作過程中，數據DQ信號是在寫操作時鐘域內完成，該時鐘是系統DDR2時鐘經過寫操作時鐘數字延遲鏈延遲3/4個得到的時鐘，如果按照現有的DDR2寫操作時鐘數字延遲鏈控制器動態調整寫操作時鐘，特別是在寫操作時鐘正負沿附近時調整寫操作數字延遲鏈，寫操作時鐘可能會出現毛刺，周期可能會減小，數據DQ信號有效時間減小，嚴重時數據DQ可能不滿足DDR2規范要求的時間窗口；

2.??DDR2控制器在寫操作過程中，DDR2存儲器接收DQ數據是在寫操作DQS時鐘域內完成，該時鐘與DDR2系統時鐘ddr2_clk具有相同的相位，如果按照現有的DDR2寫操作DQS數字延遲鏈控制器動態調整寫操作DQS信號，特別是在寫操作DQS正負沿附近時，寫操作DQS可能會出現毛刺，周期可能會減小，DQS信號有效時間減小，嚴重時DQS可能不滿足DDR2規范要求的時間窗口；

3.??DDR2控制器在讀操作過程中，DDR2控制器接收數據是在讀操作DQS時鐘域內完成，該時鐘是DDR2存儲器發出的DQS信號經過讀操作DQS數字延遲鏈延遲1/4個相位得到的時鐘，如果按照現有的DDR2讀操作DQS數字延遲鏈控制器動態調整讀操作DQS信號，特別是在讀操作DQS正負沿附近時，讀操作DQS可能會出現毛刺，周期可能會減小，DQS信號有效時間減小，導致延遲后的讀操作DQS采樣DQ出現問題，嚴重時讀操作DQS可能不滿足DDR2規范要求的時間窗口。

發明內容

技術問題：本發明目的是解決上述背景中提到的技術問題，提供了一種DDR2讀寫操作數字延遲鏈工藝-溫度-電壓控制器電路。該電路通過檢測DDR2控制電路與DDR2存儲器之間的傳輸命令，在刷新（refresh）或者自動刷新(self?refresh)命令期間動態更新數字延遲鏈電路，提高DDR2讀寫數據的穩定性。

技術方案：本發明的目的在于，針對SoC芯片在工藝-溫度-電壓變化時，現有DDR2讀寫操作數字延遲鏈控制器更新讀寫操作數字延遲鏈導致電路可能異常工作的情況，提供了一種DDR2讀寫操作數字延遲鏈工藝-溫度-電壓控制器電路。根據DDR2協議規范，DDR2存儲器的刷新需要一定的時間，在DDR2存儲器刷新過程中，DDR2的DQS和DQ信號處于無效狀態，在此狀態下對DDR2讀寫操作數字延遲鏈進行更新，保證在更新過程中不會對DDR2讀寫信號造成錯誤的影響，所提出的解決方案能夠提高DDR2的穩定性，保證在工藝-溫度-電壓變化的情況下，DDR2控制器和DDR2存儲器之間能夠正常工作。

本發明包括DDR2控制器命令檢測器、DDR2工藝-溫度-電壓調整控制器、DDR2寫操作時鐘數字延遲鏈控制器、DDR2寫操作DQS數字延遲鏈控制器和DDR2讀操作DQS數字延遲鏈控制器。該電路中，在DDR2控制器正常工作的情況下，DDR2控制器命令檢測器檢測DDR2控制器和DDR2存儲器之間的命令信號，當檢測到的命令為刷新(refresh)或者自動刷新(self?refresh)時，輸出refresh_state至DDR2工藝-溫度-電壓調整控制器；工藝-溫度-電壓發生變化時，DDR2工藝-溫度-電壓調整控制器在refesh_state有效的條件下，發出更新使能oresync_dll信號至DDR2寫操作時鐘數字延遲鏈控制器、DDR2寫操作DQS數字延遲鏈控制器和DDR2讀操作DQS數字延遲鏈控制器，更新讀寫操作數字延遲鏈。