[發明專利]制造半導體器件的方法

有效

• 申請號: 201310009939.X
• 申請日: 2013-01-10
• 公開（公告）號: CN103545217B
• 公開（公告）日: 2017-12-19
• 發明（設計）人: 金泰潤;趙興在
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 北京弘權知識產權代理事務所(普通合伙)11363
• 代理人: 周曉雨,俞波

相關申請的交叉引用

本申請要求2012年7月17日提交的申請號為10-2012-0077779的韓國專利申請的優先權，其全部內容通過引用合并于此。

技術領域

本發明的示例性實施例涉及一種半導體，更具體而言，涉及一種制造半導體的方法，所述半導體具有被包括在垂直溝槽晶體管的溝道區中的掩埋位線。

背景技術

大部分半導體器件包括晶體管。例如，存儲器件（諸如DRAM）的存儲器單元包括諸如金屬氧化物半導體場效應晶體管（MOSFET）的單元晶體管。一般地，MOSFET在半導體襯底中形成源極區/漏極區，并且在源極區和漏極區之間形成平面溝道。這種MOSFET被稱作為平面溝道晶體管。

隨著半導體器件的集成度和性能不斷地發展，MOSFET的制造技術正接近其物理極限。例如，隨著存儲器單元的尺寸的減小，MOSFET的尺寸減小。因而，MOSFET的溝道長度也減小。當MOSFET的溝道長度減小時，存儲器件的特性可能由于各種問題而退化。例如，數據保持特性可能退化。

為了克服上述問題，已經提出了垂直溝道晶體管。垂直溝道晶體管具有形成在柱體之上和之下的源極區和漏極區。源極區或漏極區中的任何一個與位線連接。位線具有掩埋在垂直溝道晶體管的下部中的結構。這種位線被稱作為掩埋位線。

掩埋位線通過一側接觸（OSC）工藝形成，其中，在襯底中形成由溝槽隔離的多個本體，形成開口以開放每個本體的一個側壁，形成位線以填充溝槽的一部分，以及經由開口連接本體和位線。

然而，隨著集成度的提高，相鄰的掩埋位線之間的寄生電容C_B可能增加。因為掩埋位線與本體接觸，所以掩埋位線之間的寄生電容大體對應于本體與掩埋位線之間的電容。因而，由于相鄰的掩埋位線之間的距離小，所以寄生電容變得很高。

因而，當掩埋位線之間的寄生電容增加時，半導體器件可能不能操作。因而，需要通過增加掩埋位線之間的距離來最小化寄生電容。

發明內容

本發明的實施例涉及一種制造能夠減小掩埋位線之間的寄生電容的半導體器件的方法。

根據本發明的一個實施例，一種制造半導體器件的方法包括以下步驟：在半導體襯底中形成溝槽；在限定溝槽的襯底的表面之上形成絕緣層；在絕緣層之上形成導電圖案，使得導電圖案填充溝槽的一部分；去除由導電圖案暴露出的絕緣層的一部分，以暴露出限定溝槽的襯底的表面的一部分；沿著去除了絕緣層的一部分的所得結構的整個表面形成遷移輔助層；以及通過從遷移輔助層和半導體襯底遷移材料而在溝槽中形成掩埋層。

根據本發明的另一個實施例，一種制造半導體器件的方法包括以下步驟：在硅襯底中形成溝槽；在限定溝槽的襯底的表面上形成絕緣層；在絕緣層之上形成位線，使得位線部分地填充溝槽的一部分；在位線之上形成第一含硅層；去除由第一含硅層暴露出的絕緣層的一部分，以暴露出限定溝槽的襯底的表面的一部分；沿著去除了絕緣層的一部分的所得結構的整個表面形成第二含硅層；通過從第二含硅層和襯底遷移材料而在溝槽中形成第三含硅層；通過刻蝕第二含硅層和硅襯底而形成掩埋有位線的本體線；以及刻蝕本體線以形成包括垂直溝道晶體管的溝道區的柱體。

附圖說明

圖1是根據本發明的實施例的半導體器件的立體圖。

圖2A至圖2I是說明根據本發明的實施例的制造半導體器件的方法的截面圖。

圖3和圖4是示出根據比較性實施例的在試圖進行遷移時的問題的TEM照片。

圖5A和圖5B是說明根據本發明的實施例的用于形成半導體襯底的本體線的工藝的截面圖。

圖6A至圖6D是說明根據本發明的實施例的用于制造半導體襯底的字線的工藝的截面圖。

具體實施方式

下面將參照附圖更詳細地描述本發明的示例性實施例。但是，本發明可以用不同的方式實施，而不應解釋為局限于本文所列的實施例。確切地說，提供這些實施例使得本說明書充分與完整，并向本領域技術人員充分傳達本發明的范圍。在說明書中，相同的附圖標記在本發明的不同附圖與實施例中表示相似的部分。

附圖并非按比例繪制，在某些情況下，為了清楚地示出實施例的特征可能對比例做夸大處理。當提及第一層在第二層“上”或在襯底“上”時，其不僅涉及第一層直接形成在第二層上或在襯底上的情況，還涉及在第一層與第二層之間或在第一層與襯底之間存在第三層的情況。

圖1是根據本發明的實施例的半導體器件的立體圖。