[發(fā)明專利]用于測(cè)試嵌入式存儲(chǔ)器的存儲(chǔ)器硬宏分區(qū)優(yōu)化

有效

• 申請(qǐng)?zhí)枺?/td>: 201280054443.8
• 申請(qǐng)日: 2012-09-18
• 公開（公告）號(hào): CN103917879A
• 公開（公告）日: 2014-07-09
• 發(fā)明（設(shè)計(jì)）人: Y·佐里安;K·達(dá)賓延;G·托杰延
• 申請(qǐng)（專利權(quán)）人: 美商新思科技有限公司
• 主分類號(hào): G01R31/28
• 分類號(hào): G01R31/28
• 代理公司: 北京市金杜律師事務(wù)所 11256
• 代理人: 王茂華;陳穎

1.一種存儲(chǔ)器硬宏，包括：

功能輸入端口、功能輸出端口和從所述功能輸入端口到所述功能輸出端口的功能存儲(chǔ)器數(shù)據(jù)路徑，所述功能存儲(chǔ)器數(shù)據(jù)路徑按照從所述功能輸入端口到所述功能輸出端口的以下順序包括：

數(shù)據(jù)緩沖器電路陣列，包括來自存儲(chǔ)器實(shí)例的輸入鎖存器，

存儲(chǔ)器單元陣列，以及

感測(cè)放大器陣列，包括來自所述存儲(chǔ)器實(shí)例的輸出鎖存器；

掃描輸入端口、掃描輸出端口和從所述掃描輸入端口到所述掃描輸出端口的掃描數(shù)據(jù)路徑，所述掃描數(shù)據(jù)路徑按照從所述掃描輸入端口到所述掃描輸出端口的以下順序包括：

掃描觸發(fā)器陣列，所述掃描觸發(fā)器包括來自所述數(shù)據(jù)緩沖器電路陣列的輸入鎖存器；以及

來自所述感測(cè)放大器陣列的輸出鎖存器；

其中所述掃描數(shù)據(jù)路徑旁路所述存儲(chǔ)器單元陣列；以及

BIST輸入端口、BIST輸出端口和從所述BIST輸入端口到所述BIST輸出端口的BIST數(shù)據(jù)路徑，所述BIST數(shù)據(jù)路徑按照從所述BIST輸入端口到所述BIST輸出端口的以下順序包括：

來自所述數(shù)據(jù)緩沖器電路陣列的至少一個(gè)輸入鎖存器；

所述存儲(chǔ)器單元陣列；以及

來自所述感測(cè)放大器陣列的至少一個(gè)輸出鎖存器。

2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器硬宏，其中將來自所述功能輸出端口的功能存儲(chǔ)器數(shù)據(jù)輸出的定時(shí)與來自所述掃描輸出端口的掃描數(shù)據(jù)輸出的定時(shí)進(jìn)行匹配。

3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器硬宏，其中所述輸入鎖存器和輸出鎖存器一起被鐘控。

4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器硬宏，還包括預(yù)載荷端口、串行測(cè)試輸入端口、存儲(chǔ)器管線輸出端口和串行測(cè)試數(shù)據(jù)路徑，所述預(yù)載荷端口被配置用于啟用通過所述串行測(cè)試數(shù)據(jù)路徑的傳輸，所述串行測(cè)試數(shù)據(jù)路徑按照從所述串行測(cè)試輸入端口到所述存儲(chǔ)器管線輸出端口的以下順序包括：

BIST復(fù)用器電路；

來自所述數(shù)據(jù)緩沖器電路陣列的所述至少一個(gè)輸入鎖存器；

所述存儲(chǔ)器單元陣列；

旁路復(fù)用器電路；以及

BIST捕獲電路。

5.根據(jù)權(quán)利要求4所述的存儲(chǔ)器硬宏，其中所述BIST復(fù)用器電路包括：選擇輸入，耦合到所述預(yù)載荷端口以從所述串行測(cè)試輸入端口和存儲(chǔ)器管線輸出數(shù)據(jù)中的至少一項(xiàng)，以用于傳輸?shù)紹IST復(fù)用器輸出。

6.根據(jù)權(quán)利要求1所述的存儲(chǔ)器硬宏，其中所述掃描觸發(fā)器包括：掃描輸入鎖存器，被耦合以用于接收來自存儲(chǔ)器實(shí)例的所述輸入鎖存器的輸出、并且具有被配置用于向旁路復(fù)用器電路輸出掃描測(cè)試數(shù)據(jù)的輸出。

7.根據(jù)權(quán)利要求1所述的存儲(chǔ)器硬宏，其中所述存儲(chǔ)器實(shí)例是嵌入式靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)。

8.根據(jù)權(quán)利要求1所述的存儲(chǔ)器硬宏，其中所述存儲(chǔ)器單元陣列在無刷新周期的功能模式中操作。

9.根據(jù)權(quán)利要求1所述的存儲(chǔ)器硬宏，其中在所述存儲(chǔ)器設(shè)計(jì)階段期間在所述存儲(chǔ)器硬宏內(nèi)關(guān)閉與所述功能數(shù)據(jù)路徑、掃描數(shù)據(jù)路徑和BIST數(shù)據(jù)路徑關(guān)聯(lián)的定時(shí)。

10.一種存儲(chǔ)器硬宏，包括：

輸入復(fù)用器電路，具有用于從掃描測(cè)試數(shù)據(jù)、BIST測(cè)試數(shù)據(jù)和用戶數(shù)據(jù)進(jìn)行選擇以用于向復(fù)用器輸出進(jìn)行傳輸?shù)倪x擇輸入；

掃描觸發(fā)器，包括第一輸入鎖存器電路，所述第一輸入鎖存器電路被耦合以用于接收所述復(fù)用器輸出，所述掃描觸發(fā)器被耦合以用于向與存儲(chǔ)器實(shí)例關(guān)聯(lián)的存儲(chǔ)器測(cè)試邏輯傳輸掃描測(cè)試數(shù)據(jù)，并且所述第一輸入鎖存器電路被耦合以用于向包括在所述存儲(chǔ)器實(shí)例中的存儲(chǔ)器陣列傳輸BIST測(cè)試數(shù)據(jù)和/或用戶數(shù)據(jù)；以及

BIST捕獲電路，包括輸出鎖存器電路，所述BIST捕獲電路被耦合以用于從所述存儲(chǔ)器陣列接收BIST測(cè)試數(shù)據(jù)和/或用戶數(shù)據(jù)，所述輸出鎖存器電路被耦合以用于從所述存儲(chǔ)器測(cè)試邏輯接收掃描測(cè)試數(shù)據(jù)。