[發明專利]用于測試嵌入式存儲器的存儲器硬宏分區優化

有效

• 申請號: 201280054443.8
• 申請日: 2012-09-18
• 公開（公告）號: CN103917879A
• 公開（公告）日: 2014-07-09
• 發明（設計）人: Y·佐里安;K·達賓延;G·托杰延
• 申請（專利權）人: 美商新思科技有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;陳穎

技術領域

本公開內容總體涉及用于測試嵌入式集成電路的技術。具體而言，但不作為限制，本公開內容涉及用于測試被格式化為存儲器硬宏的嵌入式存儲器實例的系統和方法。

背景技術

嵌入式存儲器消耗廣泛多種片上系統(SoC)設備中的越來越多數量的管芯面積。部分受半導體工藝技術發展驅動，用嵌入式存儲器填充的管芯面積覆蓋了許多SoC中的總管芯面積的大于百分之八十。并且由于嵌入式存儲器可以覆蓋大量管芯面積，所以嵌入式存儲器可能更容易受到晶片制作以及其它制造和組裝步驟引起的缺陷影響。高級半導體工藝技術產生的減少的特征尺寸也可能增加出現制作缺陷的概率。

為了提高這些缺陷產生的測試覆蓋，SoC設計者可以將使用用于測試技術的設計組合。例如用于測試技術的某個設計以嵌入式存儲器實例為目標。用于測試技術的其它設計可以以驗證一個或者多個信號路徑為目標，該一個或者多個信號路徑包括被耦合用于接收外部數據的輸入管腳、包圍存儲器實例的測試邏輯和被耦合用于傳輸接收的數據的輸出管腳。用于測試技術的附加設計可以包括在每個嵌入式存儲器實例周圍添加標準化的接口邏輯以有助于個別、并行或者以菊鏈方式測試多個嵌入式存儲器實例。

添加專門用于測試技術的特定設計的測試或者陰影邏輯可以提高故障覆蓋而代價為性能密度。附加測試邏輯消耗了原本可以用于SoC的功能操作的管芯面積。并且對于許多高速設計，用附加測試邏輯包圍存儲器芯增加了向存儲器實例的路由復雜性并且延長了定時關閉(timing?closure)。

因此希望具有用于提供用于測試方法的改進的設計的系統或者方法，這些系統和方法優化SoC性能密度并且減少與定時關閉關聯的工作。

發明內容

附圖說明

在本說明書中并入的并且構成本說明的一部分的附圖圖示這里公開的實施例，其與說明書一起用于說明公開的實施例的原理：

圖1圖示與公開的實施例一致的一個示例實施例的框圖。

圖2圖示與公開的實施例一致的示例存儲器硬宏的框圖。

圖3圖示與公開的實施例一致的示例BIST復用器電路的框圖。

圖4圖示與公開的實施例一致的示例掃描復用器電路的框圖。

圖5圖示與公開的實施例一致的示例掃描觸發器的框圖。

圖6圖示與公開的實施例一致的示例旁路復用器和BIST捕獲電路的框圖。

圖7圖示與公開的實施例一致的示例存儲器硬宏的操作模式表。

圖8圖示與公開的實施例一致的示例存儲器硬宏的另一操作模式表。

具體實施方式

現在具體參照附圖中所示公開的實施例。只要可能，相同標號將貫穿附圖用來指代相同或者相似部分。應當注意附圖是以大量簡化的形式而無精確比例。

配置概況

本公開內容的實施例涉及優化存儲器硬宏內的資源分區以支持用于測試嵌入式存儲器實例和關聯測試邏輯的多種技術。優化分區包括使用在存儲器實例中包括的測試邏輯和外圍存儲器邏輯的組合以支持用于測試嵌入式存儲器的多種技術的操作以及其它操作。通過這樣做，與不同測試技術和存儲器實例的功能操作關聯的信號路徑可以共享邏輯器件或者部件。測試技術例如可以包括而不限于存儲器內置自測試(MBIST)、自動化的測試圖案生成(ATPG)掃描、功能管線和IEEE標準1500。以這一方式對存儲器硬宏進行分區減少與測試關聯的面積開銷、減少定時關閉的復雜性、最小化向存儲器實例的路由并且提高故障覆蓋。

在以下描述中，術語“存儲器實例”是指在管芯上實例化一個或者多個存儲器塊或者組。每個塊可以包括一個或者多個存儲器陣列以及用來從(多個)存儲器陣列讀取數據和向(多個)存儲器陣列寫入數據的關聯外圍邏輯。例如存儲器實例可以包括嵌入的靜態隨機存取存儲器(SRAM)或者在無刷新周期的情況下操作的其它存儲器技術。存儲器實例也可以包括動態隨機存取存儲器(DRAM)、內容可尋址存儲器(CAM)或者射頻(RF)存儲器。

除非另有具體陳述，否則對單數形式的使用包括了復數形式。在本說明書中，除非另有具體陳述，否則使用“或者”意味著“和/或”。另外，使用術語“包括(including)”以及其它形式、比如“包括了(includes)”和“包括有(included)”并非限制。此外，除非另有具體陳述，否則術語、比如“元件”或者“部件”涵蓋包括一個單元的元件和部件，以及包括多于一個子單元的元件和部件。