[發明專利]用于非易失性存儲器的片上動態讀取有效
| 申請號: | 201280043430.0 | 申請日: | 2012-09-13 |
| 公開(公告)號: | CN103843067A | 公開(公告)日: | 2014-06-04 |
| 發明(設計)人: | 迪潘舒·杜塔;達納·李;杰弗里·盧茨 | 申請(專利權)人: | 桑迪士克科技股份有限公司 |
| 主分類號: | G11C11/56 | 分類號: | G11C11/56;G11C16/26;G11C16/34 |
| 代理公司: | 北京品源專利代理有限公司 11332 | 代理人: | 楊生平;鐘錦舜 |
| 地址: | 美國德*** | 國省代碼: | 美國;US |
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| 摘要: | |||
| 搜索關鍵詞: | 用于 非易失性存儲器 動態 讀取 | ||
技術領域
本公開涉及用于非易失性存儲器的技術。
背景技術
半導體存儲器已經變得越來越普及地用于各種電子設備中。例如,將非易失性半導體存儲器用于個人導航設備、蜂窩電話、數碼相機、個人數字助理、移動計算設備、非移動計算設備和其它設備中。電可擦除可編程只讀取存儲器(EEPROM)及閃速存儲器是最流行的非易失性半導體存儲器之一。
EEPROM和閃速存儲器都使用位于半導體襯底中的溝道區上方并與該溝道區絕緣的浮置柵極。該浮置柵極和溝道區位于源極區和漏極區之間。控制柵極被設置在浮置柵極上并與之絕緣。晶體管的閾值電壓由浮置柵極上保留的電荷量來控制。也就是說,在晶體管導通以允許在晶體管的源極和漏極之間的導通之前必須施加給控制柵極的最小電壓量由浮置柵極上的電荷電平控制。
一些EEPROM及閃速存儲器設備具有用于存儲兩個范圍的電荷的浮置柵極,并且因此,存儲器元件可在兩個狀態(例如已擦除狀態和已編程狀態)之間被編程/擦除。這樣的閃速存儲器設備有時被稱為二進制閃速存儲器設備,因為每個存儲器元件可存儲一位數據。
多狀態(也稱為多電平)閃速存儲器設備通過識別多個不同的允許/有效的已編程的閾值電壓范圍來實現。每個不同的閾值電壓范圍與在存儲器設備中編碼的數據位集合的預定值對應。例如,每個存儲器元件在當其處于與四個不同閾值電壓范圍對應的四個離散電荷帶之一時能夠存儲兩位數據。
通常,在編程操作期間施加給控制柵極的編程電壓VPGM是作為幅度隨時間增加的一系列脈沖而施加的。在一個可能的方法中,脈沖的幅度隨著每個連續脈沖而增加預定步長,例如0.2-0.4V。VPGM可被施加給閃速存儲器元件的控制柵極。在編程脈沖之間的時間段中,執行驗證操作。也就是說,在連續編程脈沖之間讀取被并行編程的一組元件中的每個元件的編程電平,以確定該編程電平是否等于或大于該元件正被編程到的驗證電平。對于多狀態閃速存儲器元件的陣列,可以針對元件的每個狀態執行驗證步驟,以確定該元件是否已經達到了其數據關聯驗證電平。例如,能夠以四個狀態存儲數據的多狀態存儲器元件可能需要針對三個比較點執行驗證操作。
而且,當對EEPROM或閃速存儲器設備(例如,在NAND串中的NAND閃速存儲器設備)編程時,通常VPGM被施加給控制柵極并且位線被接地,這致使來自單元或者存儲器元件(例如,存儲元件)的溝道的電子被注入到浮置柵極中。當電子在浮置柵極中聚集時,浮置柵極變為帶負電并且存儲器元件的閾值電壓升高,因而認為該存儲器元件處于已編程狀態。
此外,在讀取操作期間,將讀取參考電壓施加給待讀取的存儲元件集合,并且做出關于哪個讀取參考電壓導致存儲元件變得導通的認定。讀取參考電壓被設置,以允許區別存儲元件的數據狀態。然而,讀取參考電壓通常是固定的,并且不能解決以下這樣的事實:例如由于一些因素(例如電荷泄漏,溫度改變,編程循環的數量等)而造成的存儲元件集合的閾值電壓分布可改變。因此,讀取錯誤可能出現。
為了解決閾值電壓分布中的移位,可以“動態地”確定新的讀取參考電壓。然而,用于動態地確定新讀取電平的一些傳統方法需要構建用于每個狀態的閾值電壓分布。然而,這需要大量的計算,其可能是耗時的。另外,還可能需要在存儲器控制器中執行這些計算。
用于動態地確定讀取電平的一種傳統方法是讀取數據,并隨后確定是否可以使用錯誤校正碼(ECC)來校正錯誤。如果ECC不能校正錯誤,則可以移位讀取電平并且再次讀取數據。如果ECC仍然不能校正錯誤,則重復該過程直到成功地讀取該數據為止。該過程通常涉及將數據轉移出存儲器陣列,以嘗試使用ECC來進行校正。將數據轉移出存儲器陣列以及執行ECC都可能占據相當多的時間。
而且,隨著存儲器陣列尺寸的縮小,多個寄生效應(例如單元到單元的干擾)和非理想效應(例如編程噪聲)增加,這導致用于每個已編程狀態的更寬的閾值電壓分布。因此,在每個已編程狀態之間可用的空間隨著每個生成而變得越來越小,這意味著錯誤失敗位計數在增加。這使得選擇用于每個狀態的讀取電平甚至更加重要以使得錯誤失敗位計數最小化。
附圖說明
圖1是NAND串的俯視圖。
圖2是NAND串的等效電路圖。
圖3是非易失性存儲器系統的框圖。
圖4是描述存儲器陣列的一個實施例的框圖。
圖5是描述感測塊的一個實施例的框圖。
圖6A描述示例性Vt分布集合。
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