[發明專利]硅基超高壓電阻器

在審

• 申請號: 201280036481.0
• 申請日: 2012-05-11
• 公開（公告）號: CN103718294A
• 公開（公告）日: 2014-04-09
• 發明（設計）人: S·蘇塔德加;R·克里施納穆爾蒂;徐兆揚
• 申請（專利權）人: 馬維爾國際貿易有限公司
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L49/02
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 酆迅;張臻賢

相關申請的交叉引用

本申請要求于2012年5月9日提交的美國專利申請號13/467，648的優先權以及于2011年6月8日提交的美國臨時申請號61/494，619的權益。上述申請的公開內容通過引用全文結合于此。

技術領域

本公開總體上涉及集成電路，尤其涉及在硅上整合以超高壓電阻器。

背景技術

此處提供的背景技術描述是為了總體上呈現本公開的背景的目的。在本背景技術部分所描述的工作的范圍內的當前名義發明人的工作、以及可能不會以其他方式被視為提交時的現有技術的描述的方面既未明示也不隱含地被認作是相對于本公開的現有技術。

在一些應用中，集成電路(IC)中的電阻器可能受到數百伏特量級的高電壓(例如，交變電流(AC)線電壓)的影響。雖然電阻器能夠經受該高電壓，但是將電阻器與IC襯底進行隔離的絕緣體則可能被小于電阻器自身的擊穿電壓的電壓擊穿。因此，能夠有效施加于電阻器的電壓可能小于電阻器自身的擊穿電壓。實際上，能夠有效施加于電阻器的電壓小于可以將絕緣體擊穿的電壓。

發明內容

一種集成電路(IC)包括導電材料的第一層；絕緣材料的第二層，其中該第二層具有第一側面和第二側面，該第一側面與第一層相鄰布置；以及與第二層的第二側面相鄰布置的襯底。第一阱部布置在襯底之中。第一阱部與第二層的第二側面相鄰。襯底和第一阱部具有相對的摻雜(doping)。

在其它特征中，第二層具有額定擊穿電壓，并且第二層在跨第一層施加的第一電壓大于或等于第二層的額定擊穿電壓時不被擊穿。

在其它特征中，襯底進一步包括導電材料的第三層，其中該第三層連接至第一層，絕緣材料的第四層，其中該第四層具有第一側面和第二側面，該第一側面與第三層相鄰布置，以及布置在襯底之中的第二阱部。該第二阱部與第四層的第二側面相鄰，并且該襯底和第二阱部具有相對的摻雜。

在其它特征中，第一阱部連接至第一層和第三層的接合處。

在其它特征中，第一阱部連接至第一電壓，該第一電壓具有小于跨第一層和第三層施加的第二電壓的數值。

在其它特征中，第一阱部連接至第一電壓，并且第二阱部連接至第二電壓。第一電壓和第二電壓中的每一個小于跨第一層和第三層施加的第三電壓。

在其它特征中，第一阱部和第二阱部中的至少一個連接至IC內部的電壓點。

通過詳細描述、權利要求和附圖，本公開另外的應用領域將變得清楚。詳細描述和具體示例僅意在出于說明的目的而并非意在對本公開的范圍進行限制。

附圖說明

本公開將從詳細描述和附圖中而被更為全面地理解，其中：

圖1是包括電阻器的集成電路的截面圖；

圖2是包括具有布置在襯底中的阱部的電阻器的集成電路的截面圖；

圖3在圖2所示的截面圖之上描繪圖2的電阻器的電氣等效的覆蓋層；

圖4A是包括具有布置在襯底中的多個阱部的電阻器的集成電路的截面圖；

圖4B在圖4A所示的截面圖之上描繪圖4A的電阻器的電氣等效的覆蓋層；

圖4C是包括具有布置在襯底中的多個阱部的電阻器的集成電路的截面圖，其中一個阱部被結合到多晶硅層；

圖4D是包括具有布置在襯底中的多個阱部的電阻器的集成電路的截面圖，其中一個阱部被結合到偏置電壓；

圖5A-5D描繪了將阱部連接至電阻器內部的電壓點的不同方式；以及

圖6是用于向電阻器施加如下電壓的方法的流程圖，該電壓大于用于形成電阻器的絕緣體的擊穿電壓而并不擊穿該電阻器。

具體實施方式

現在參考圖1，示出了在硅上實施的超高壓(SHV)電阻器300的截面圖。電阻器300包括多晶硅(或金屬)的層301，其實現在氧化物層302的頂部。氧化物層302將多晶硅層301與通常連接至接地點的襯底304隔離。襯底304僅出于示例而被示為P型，并且襯底304可以另外為n型。電阻器300具有用于將電阻器300連接至其它電路的兩個端子A和B。

假設將數百伏特量級的非常高的電壓(例如，AC線電壓)施加于電阻器300的端子A，并且電阻器300的端子B連接至接地點。能夠跨電阻器300施加的電壓的最大值取決于包括多晶硅層301和氧化物層302的擊穿電壓在內的因素。氧化物層302的擊穿電壓通常小于多晶硅層301的擊穿電壓。因此，能夠跨電阻器300所施加的電壓的最大數值通常被氧化物層302的擊穿電壓所限制。