[發明專利]具有使公差被最優化的互連的圖像傳感器

有效

• 申請號: 201280032777.5
• 申請日: 2012-05-14
• 公開（公告）號: CN103636000B
• 公開（公告）日: 2017-11-17
• 發明（設計）人: 洛朗·布朗卡爾
• 申請（專利權）人: 德普伊辛迪斯制品公司
• 主分類號: H01L27/146
• 分類號: H01L27/146
• 代理公司: 中國專利代理(香港)有限公司72001
• 代理人: 張金金,姜甜

技術領域

本公開總體涉及電磁感測和傳感器，并且還涉及低能量電磁輸入條件以及低能量電磁吞吐量條件。具體而言，本公開涉及（但不必純粹涉及）最優化對在基板之間具有最小縱向互聯的混合圖像傳感器使用堆疊方案所需要的公差以及關聯的系統、方法和特征。

背景技術

大體上，利用和包括成像/攝像技術的使用的電子裝置的數量已經普及。例如，智能電話、平板電腦、或其他手持計算裝置都包括和利用成像/攝像技術。成像/攝像技術的使用不限于消費者電子產業。各種其他使用領域也利用成像/攝像技術，包括各種工業應用、醫學醫用、家庭和商業安全/監督應用以及更多。事實上，成像/攝像技術在鄰近的所有工業中均被利用。

由于成像傳感器非常普及，市場中對于越來越小的高清晰度的成像傳感器的需求顯著地增加。高分辨率和高清晰度意味著必須在相對較小的空間內移動更多的數據。本公開的裝置、系統和方法可以用于考慮尺寸和形狀因素的任何成像應用中。公開可以利用多種不同類型的成像傳感器，例如，電荷耦合裝置（CCD）或者互補金屬氧化物半導體（CMOS）、或者目前已知的或可以在將來變得已知的任何其他圖像傳感器。

CMOS圖像傳感器典型地將整個像素陣列和有關的電路（例如，模數轉換器和/或放大器）安裝在單個芯片上。CMOS圖像傳感器的尺寸限制通常要求在越來越小的范圍內移動越來越多的數據。由于在CMOS圖像傳感器的設計和制造中需要解決多個考慮，所以可以在傳感器和其他重要功能（例如，信號處理）之間將電路之間的接觸墊片制造得越來越小。因此，例如，由于有關電路可能占據的區域被減少，所以增加像素陣列區域可能伴隨其他區域中的折中（例如，A/D轉換或其他信號處理功能）。

本公開通過使在第一基板上的像素陣列以及后續基板上的堆疊的相關電路最優化及最大化，來在沒有犧牲數據處理質量的情況下，使像素陣列最優化及最大化。本公開利用背面照明和其他領域中的進步來使基板上的像素陣列的區域最優化。堆疊方案和結構允許更高功能的、大型電路能夠被利用而同時保持小的芯片尺寸。

本公開的特征和優勢將在如下的描述中陳述，并且部分地從描述中變得顯而易見，或者可在無需過度的試驗的情況下通過本公開的實踐了解到。可以通過在所附權利要求中具體地指出的儀器和組合來實現并且獲得本公開的特征和優勢。

附圖說明

通過考慮結合附圖給出的后續詳細描述，本公開的特征和優點將變得顯而易見，其中：

圖1a是構建在單個基板上的成像傳感器的實施例的示意圖；

圖1b是根據本公開的教導和原理用于示出處理電路相對于像素陣列的遠程設置的成像傳感器的實施例的示意圖；

圖2示出根據本公開的教導和原理的在多個基板上建立的成像傳感器的實施例的示意圖；

圖3a示出在單片上制造的成像傳感器的實施例的透視圖，并且示出包括像素和支持電路的多個列，其中，支持電路的寬度為一個像素；

圖3b示出在單片上制造的成像傳感器的實施例的俯視圖，并且示出包括像素和支持電路的多個列，其中，支持電路的寬度為一個像素；

圖3c示出從圖3a中取出的包括像素和支持電路的單個列的透視圖；

圖3d示出從圖3b中取出的包括像素和支持電路的單個列的俯視圖；

圖3e示出在單片上制造的成像傳感器的實施例的透視圖，并且示出包括像素和支持電路的多個列，其中，支持電路的寬度為兩個像素；

圖3f示出在單片上制造的成像傳感器的實施例的俯視圖，并且示出包括像素和支持電路的多個列，其中，支持電路的寬度為兩個像素；

圖3g示出根據本公開的教導和原理的在多個基板上建立的成像傳感器的實施例的透視圖，像素陣列在第一基板上并且支持電路位于第二基板或后續基板上，其中該基板具有示出連接多個基板的互連和過孔；

圖3h示出在圖3g的多個基板上建立的成像傳感器的實施例的正視圖；

圖3i示出在多個基板上建立的成像傳感器的實施例的透視圖，其中，形成像素陣列的多個像素列位于第一基板上并且多個電路列位于第二基板上，并且示出一個像素列和與該像素列關聯的或對應的電路列之間的電連接和通信；

圖3j示出從圖3i中取出的單個像素列和單個電路列的透視圖，以示出單個像素列和單個電路列之間的電連接；

圖3k示出從圖3i和圖3j中取出的單個像素列和單個電路列的正視圖，以示出單個像素列和單個電路列之間的電連接；