[發明專利]用于通過固相擴散形成超淺摻雜區域的方法有效
| 申請號: | 201280015501.6 | 申請日: | 2012-03-30 |
| 公開(公告)號: | CN103477419B | 公開(公告)日: | 2017-07-07 |
| 發明(設計)人: | 羅伯特·D·克拉克 | 申請(專利權)人: | 東京毅力科創株式會社 |
| 主分類號: | H01L21/02 | 分類號: | H01L21/02;H01L21/70 |
| 代理公司: | 北京集佳知識產權代理有限公司11227 | 代理人: | 顧晉偉,吳鵬章 |
| 地址: | 日本*** | 國省代碼: | 暫無信息 |
| 權利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關鍵詞: | 用于 通過 擴散 形成 摻雜 區域 方法 | ||
相關申請的交叉引用
本申請要求發明名稱為“METHOD FOR FORMING ULTRA-SHALLOW DOPING REGIONS BY SOLID PHASE DIFFUSION”的美國專利申請第13/077,721(案號TTCA-373)號的優先權,以及發明名稱為“METHOD FOR FORMING ULTRA-SHALLOW BORON DOPING REGIONS BY SOLID PHASE DIFFUSION”的美國專利申請第13/077,688(案號TTCA-345)號的優先權。這些申請的全部內容通過引用以其全部內容合并到本文中。
技術領域
本發明一般涉及半導體器件以及用于形成半導體器件的方法,并且更具體地涉及用于通過從摻雜劑層到襯底層中的固相擴散形成的超淺摻雜劑區域。
背景技術
半導體行業具有朝著在已知的半導體芯片上制造更大和更復雜的電路的趨勢發展的特點。更大和更復雜的電路通過減小在電路內部的單個器件的尺寸并且使器件間隔彼此更靠近來實現。由于在器件(如金屬氧化物半導體(MOS)或雙極晶體管)內部的單個元件的尺寸減小,并且器件元件彼此更靠近,所以能夠獲得提高的電性能。然而,必須注意襯底中摻雜區域的形成以確保不產生有害電場條件。
由于器件元件(例如在MOS器件中的晶體管柵極和在雙極器件中的發射極區域)的尺寸的減小,所以形成在半導體襯底中的摻雜區域的結深也必須減小。具有均勻摻雜分布和高表面濃度的淺結的形成已被證明非常困難。常用的技術是利用離子注入裝置將摻雜劑原子注入到襯底中。使用離子注入,高能量摻雜劑原子以高速度轟擊基板表面,并且被驅動到襯底中。雖然這種方法已被證明對于形成具有適度深度的結的摻雜區域是有效的,但是使用離子注入形成超淺結非常困難。在襯底內部激發的摻雜劑原子的路徑和注入均勻性二者在用于形成淺注入結所必需的低能量下難以控制。激發的摻雜劑原子的注入損壞襯底中的晶格,該損壞難以修復。由晶格損傷產生的位錯可以容易地刺穿淺結,導致穿過該結產生漏電流。此外,在硅中迅速擴散的p型摻雜劑(如硼)的注入,導致摻雜劑原子在其被引入襯底中之后的過度分散。然后,難以在襯底中并且特別是在襯底的表面處的指定區域形成p型摻雜劑原子的高度限制的濃度。
此外,正在利用摻雜的三維結構來實現對于晶體管和存儲器件的新器件結構。這樣的器件的實例包括但不限于FinFET、三柵極FET、凹槽溝道晶體管(RCAT)和嵌入式動態隨機存取存儲器(EDRAM)溝槽。為了使這些結構均勻地摻雜,理想地是使用共形(conformal)的摻雜方法。離子注入過程實際上為位點線,因此需要特殊的襯底取向以使鰭結構和溝槽結構均勻摻雜。此外,在高器件密度的情況下,陰影效應使得鰭結構的均勻摻雜極其困難,或者甚至通過離子注入技術也是不可能實現的。常規等離子摻雜和原子層摻雜是已經證明為三維半導體結構的共形摻雜的技術,但這些摻雜中的每個摻雜都限于在理想條件下可以獲得的摻雜密度和深度的范圍內。本發明的實施方案提供一種能夠克服這些難題中的一些難題的用于形成超淺摻雜區域的方法。
發明內容
描述了通過從硼摻雜劑層到襯底層中的固相擴散形成超淺摻雜劑區域的多個實施方案。可以在平坦襯底中、在襯底上的凸出特征中或在襯底中的凹陷特征中形成摻雜劑區域。
根據一個實施方案,提供了一種用于在襯底中形成超淺硼(B)摻雜劑區域的方法。該方法包括:通過原子層沉積(ALD)來沉積直接接觸襯底的硼摻雜劑層,硼摻雜劑層包含通過硼酰胺前體或有機硼前體和反應物氣體的交替氣態性暴露而形成的氧化物、氮化物或氧氮化物。該方法還包括:對硼摻雜劑層進行圖案化;以及通過熱處理使硼從圖案化的硼摻雜劑層擴散到襯底中來在襯底中形成超淺硼摻雜劑區域。
根據一些實施方案,提供了一種用于在在襯底中的凸出特征中或凹陷特征中形成超淺硼(B)摻雜劑區域的方法。
根據另一實施方案,提供了一種用于在襯底中形成超淺硼(B)摻雜劑區域的方法。該方法包括:通過原子層沉積(ALD)來沉積直接接觸襯底的硼摻雜劑層,硼摻雜劑層的厚度為4nm或更小,并且硼摻雜劑層包含通過硼酰胺前體或有機硼前體和反應物氣體的交替氣態性暴露而形成的氧化物、氮化物或氧氮化物;以及在圖案化的硼摻雜劑層上沉積蓋層。該方法還包括:對硼摻雜劑層和蓋層進行圖案化;通過熱處理使硼從圖案化的硼摻雜劑層擴散到襯底中而在襯底中形成超淺硼摻雜劑區域;以及從襯底移除圖案化的硼摻雜劑層和圖案化的蓋層。
該專利技術資料僅供研究查看技術是否侵權等信息,商用須獲得專利權人授權。該專利全部權利屬于東京毅力科創株式會社,未經東京毅力科創株式會社許可,擅自商用是侵權行為。如果您想購買此專利、獲得商業授權和技術合作,請聯系【客服】
本文鏈接:http://www.szxzyx.cn/pat/books/201280015501.6/2.html,轉載請聲明來源鉆瓜專利網。
- 同類專利
- 專利分類
H01L 半導體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導體或固體器件或其部件的方法或設備
H01L21-02 .半導體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





