[發明專利]可配置存儲器陣列

無效

• 申請號: 201280010159.0
• 申請日: 2012-02-27
• 公開（公告）號: CN103403806A
• 公開（公告）日: 2013-11-20
• 發明（設計）人: 金正丕;哈里·M·拉奧;朱曉春;李霞;升·H·康
• 申請（專利權）人: 高通股份有限公司
• 主分類號: G11C11/16
• 分類號: G11C11/16
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 宋獻濤

技術領域

所揭示的實施例涉及例如自旋轉移力矩磁阻隨機存取存儲器(STT-MRAM)陣列等非易失性存儲器，以及配置所述非易失性存儲器以在例如高性能模式和高密度模式等不同模式中操作的技術。

背景技術

磁阻隨機存取存儲器(MRAM)是使用磁性元件的非易失性存儲器技術。舉例來說，自旋轉移力矩磁阻隨機存取存儲器(STT-MRAM)使用當電子穿過薄膜(自旋過濾器)時變得自旋極化的電子。STT-MRAM也稱為自旋轉移力矩RAM(STT-RAM)、自旋力矩轉移磁化切換RAM(Spin-RAM)和自旋動量轉移(SMT-RAM)。

圖1說明常規STT-MRAM位單元100。STT-MRAM位單元100包含磁性隧道結(MTJ)存儲元件105、MOS晶體管101、位線102、源極線104和字線103。MTJ存儲元件例如由至少兩個鐵磁層(釘扎層和自由層)形成，其每一者可保持磁場或極化，由薄非磁性絕緣層(隧穿勢壘)分離。來自所述兩個鐵磁層的電子可在施加到鐵磁層的偏壓下歸因于隧穿效應而穿透隧穿勢壘。

自由層的磁極化可反向，使得釘扎層和自由層的極性大體對準(平行)或相反(反平行)。穿過所述MTJ的電路徑的電阻將視所述釘扎層和自由層的極化的對準而變化。此電阻變化可用于讀取STT-MRAM位單元100。STT-MRAM位單元100還包含讀出放大器108、讀取/寫入電路106和位線參考107。STT-MRAM位單元100的操作和構造是此項技術中已知的且本文將不詳細論述。例如M.細見(M.Hosomi)等人的“具有自旋轉移力矩磁化切換的新穎的非易失性存儲器：自旋RAM(A?Novel?Nonvolatile?Memory?withSpin?Transfer?Torque?Magnetization?Switching:Spin-RAM)”，IEDM會議輯錄(2005))中提供了額外細節，其全部內容以引用的方式并入本文中。

STT-MRAM位單元100可經編程使得二進制值“0”與其中自由層的極性平行于釘扎層的極性的操作狀態相關聯。對應地，二進制值“1”可與兩個鐵磁層之間的反平行定向相關聯。因此可通過改變自由層的極性而將二進制值寫入到位單元。需要在隧穿勢壘上流動的電子產生的足夠的電流密度(通常以安培/平方厘米測量)來改變自由層的極性。電流到MTJ存儲元件105的供應由MOS晶體管101控制。減小穿過MOS晶體管101的電阻路徑有助于增加供應到MTJ存儲元件105的電流，這樣會使得性能提高。

然而，用以制造低電阻MOS晶體管的技術可涉及增加MOS晶體管的面積。STT-MRAM位單元100的面積很大程度上取決于MOS晶體管101的面積，因為MTJ存儲元件105的面積相比而言非常小。因此，增加MOS晶體管101的面積導致STT-MRAM位單元100的面積對應增加，這又導致由STT-MRAM位單元形成的存儲器陣列的每單位面積的STT-MRAM位單元100的數目較少。

因此，MOS晶體管的面積是STT-MRAM陣列的設計和開發過程中的重要參數。高密度STT-MRAM架構可在性能方面妥協以通過減小MOS晶體管101的面積而在每單位面積上填充較多STT-MRAM位單元100。

另一方面，需要到MTJ存儲元件105的較大電流供應的高性能架構可通過增加MOS晶體管101的面積而在密度方面妥協。或者，存儲器陣列可經設計使得STT-MRAM位單元可包含并聯連接的多個MOS晶體管，從而驅動單一MTJ存儲元件。此類“n”個晶體管驅動1個MTJ存儲元件的布置通常稱為“nT-1MTJ”架構。

在此類存儲器陣列的初始開發階段期間難以精確地控制晶體管的大小。此外，測試芯片可能需要不同制造數據庫來測試針對高性能設計的存儲器架構，以及針對高密度設計的存儲器架構。更特定來說，常規技術需要針對具有單一MOS晶體管101和單一MTJ存儲元件105(1T-1MTJ)的高密度STT-MRAM位單元以及具有nT-1MTJ架構的高性能STT-MRAM位單元的不同數據庫。

發明內容

示范性實施例可包含一種存儲器陣列，所述存儲器陣列包括：安置成列的多個位線和多個源極線；安置成行的多個字線；多個存儲元件，所述多個存儲元件具有從所述存儲器陣列電解耦的存儲元件的第一子集和耦合到所述存儲器陣列的存儲元件的第二子集；以及多個位單元，每一位單元包含耦合到至少兩個晶體管的來自存儲元件的所述第二子集的一個存儲元件，其中所述多個位單元耦合到所述多個位線和所述多個源極線，且其中每一晶體管耦合到一個字線。