[實用新型]一種嵌入式非揮發性記憶體

有效

• 申請號: 201220734761.6
• 申請日: 2012-12-28
• 公開（公告）號: CN203242625U
• 公開（公告）日: 2013-10-16
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 無錫來燕微電子有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L21/8247
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及一種非揮發性記憶體，尤其是一種嵌入式非揮發性記憶體，屬于集成電路的技術領域。?

背景技術

對于片上系統（SoC）應用，它是把許多功能塊集成到一個集成電路中。最常用的片上系統包括一個微處理器或微控制器、靜態隨機存取存儲器（SRAM）模塊、非揮發性記憶體以及各種特殊功能的邏輯塊。然而，傳統的非揮發性記憶體中的進程，這通常使用疊柵或分裂柵存儲單元，與傳統的邏輯工藝不兼容。?

非揮發性記憶體（NVM）工藝和傳統的邏輯工藝是不一樣的。非揮發性記憶體（NVM）工藝和傳統的邏輯工藝合在一起的話，將使工藝變成一個更為復雜和昂貴的組合；由于SoC應用的非揮發記憶體典型的用法是在關系到整體的芯片尺寸小，因此這種做法是不可取的。同時，由于現有非揮發性記憶體的工作原理使得寫入數據容易丟失，影響使用的可靠性。對于片上系統（SoC）應用的嵌入式非揮發性記憶體，容量一般都不是很大，也就在幾十個比特和幾兆比特之間。這樣的話，外圍的控制線路占的面積比重就會很大。為了使外圍的控制線路面積做小，控制線路線路就要做的簡單化。在比特中，有一個選擇器的晶體管，會讓外圍的控制線路容易設計和簡單化。?

發明內容

本發明的目的是克服現有技術中存在的不足，一種嵌入式非揮發性記憶體，其沒有輕摻雜區域的PMOS晶體管沒有輕摻雜區域，使的寫入熱電子時的電壓降低，提高設計電路時的可設計性，其結構緊湊，能與CMOS工藝兼容，降低芯片成本，提高存儲的安全可靠性。?

按照本發明提供的技術方案，所述一種嵌入式非揮發性記憶體，包括半導體基板；所述半導體基板內的上部設有若干用于存儲的記憶體細胞，所述記憶體細胞包括沒有輕摻雜區域的PMOS晶體管，控制電容和PMOS選擇器晶體管；所述沒有輕摻雜區域的PMOS晶體管和控制電容間通過半導體基板內的領域介質區域相互隔離；半導體基板的表面上淀積有柵介質層，所述柵介質層上設有浮柵電極，所述浮柵電極覆蓋并貫穿沒有輕摻雜區域的PMOS晶體管和控制電容上方對應的柵介質層，浮柵電極的兩側淀積有側面保護層，側面保護層覆蓋浮柵電極的側壁；所述PMOS選擇器晶體管和沒有輕摻雜區域的PMOS晶體管是串聯的連接;?所述PMOS選擇器晶體管的P型源極區跟沒有輕摻雜區域的PMOS晶體管210的沒有輕摻雜區域的P型漏極區相連接；?所述PMOS選擇器晶體管的柵電極跟沒有輕摻雜區域的PMOS晶體管上的浮柵電極是互相獨立的;所述PMOS選擇器晶體管的浮柵電極是俗稱的WL;??所述沒有輕摻雜區域的PMOS晶體管包括第一N型區域及位于所述第一N型區域內上部沒有輕摻雜區域的P型源極區與沒有輕摻雜區域的P型漏極區，控制電容包括第二P型區域及位于所述第二P型區域內上部的第一P型摻雜區域與第二P型摻雜區域；第一P型摻雜區域、第二P型摻雜區域、P型源極區及P型漏極區與上方的浮柵電極相對應，并分別與相應的柵介質層及領域介質區域相接觸，PMOS選擇器晶體管包括第一N型區域及位于所述第一N型區域內上部的P型源極區與P型漏極區。?

所述半導體基板的材料包括硅，半導體基板為P導電類型基板或N導電類型基板。?

所述半導體基板為P導電類型基板時，所述沒有輕摻雜區域的PMOS晶體管和PMOS選擇器晶體管通過P型導電類型基板內的第二N型區域及第二N型區域上方的第一N型區域與P型導電類型基板相隔離。所述控制電容晶體管通過P型導電類型基板內的第二N型區域及第二N型區域上方的第二P型區域與P型導電類型基板相隔離。?

所述第一P型摻雜區域包括第一P型重摻雜區域及與側面保護層相對應的第一P型輕摻雜區域，第一P型重摻雜區域從第一P型輕摻雜區域的端部延伸后與領域介質區域相接觸。?

所述第二P型摻雜區域包括第二P型重摻雜區域及于側面保護層相對應的第二P型輕摻雜區域，第二P型重摻雜區域從第二P型輕摻雜區域的端部延伸后與領域介質區域相接觸。?

所述浮柵電極的包括導電多晶硅。所述柵電極的包括導電多晶硅。所述柵介質層的材料包括二氧化硅；所述側面保護層為氮化硅或二氧化硅。?

所述一種嵌入式非揮發性記憶體，所述制備方法包括如下步驟：?

a、提供半導體基板，所述半導體基板包括第一主面及第二主面；

b、在半導體基板內生長得到領域介質區域;?在半導體基板的第一主面上進行所需的阻擋層淀積、阻擋層刻蝕及自對準離子注入，以在半導體基板內形成所需的第一N型區域、第二N型區域、第二P型區域。?

c、在上述半導體基板對應的第一主面上淀積柵介質層，所述柵介質層覆蓋半導體基板的第一主面；?