[實用新型]一種用于配置SPI總線芯片的接口電路

有效

• 申請號: 201220600081.5
• 申請日: 2012-11-14
• 公開（公告）號: CN202904570U
• 公開（公告）日: 2013-04-24
• 發明（設計）人: 鞏存根;陸珺;陳澤然
• 申請（專利權）人: 中國航空工業第六○七研究所
• 主分類號: G06F13/40
• 分類號: G06F13/40;G06F13/42
• 代理公司: 中國航空專利中心 11008
• 代理人: 梁瑞林

1.一種用于配置SPI總線芯片的接口電路，其特征在于，它由UART波特率設置外圍電路(24)、協議配置電路(9)、復位按鈕(6)、數碼顯示器(7)、晶振(8)、RS232/485/422收發器(10)、第一跳帽開關(11)、第二跳帽開關(12)、第三跳帽開關(25)、第四跳帽開關(26)和單端或差分電平轉換器(13)組成；UART波特率設置外圍電路(24)由直流穩壓源(1)、第一可調電位器(2)、第二可調電位器(3)、第一16位A/D轉換器(4)和第二16位A/D轉換器(5)組成；直流穩壓源(1)的負端接地，直流穩壓源(1)的正端分別與第一可調電位器(2)和第二可調電位器(3)的一個固定端連接，第一可調電位器(2)的滑動端與第一16位A/D轉換器(4)的信號輸入端連接，第二可調電位器(3)的滑動端與第二16位A/D轉換器(5)的信號輸入端連接，第一可調電位器(2)和第二可調電位器(3)的另一個固定端接地；協議配置電路(9)由譯碼器(14)、乘法器(15)、分頻器(16)、采樣電路(17)、第一計數器(18)、比較器(19)、存儲器(20)、第二計數器(21)、輸入輸出緩沖器(22)和寄存器(23)組成；第一16位A/D轉換器(4)的信號輸出端與協議配置電路(9)中譯碼器(14)的第一數據輸入端(14a)連接，第二16位A/D轉換器(5)的信號輸出端與協議配置電路(9)中譯碼器(14)的第二數據輸入端(14b)連接；譯碼器(14)的第三數據輸入端(14e)與第三跳帽開關(25)的輸出端相連，譯碼器(14)的第四數據輸入端(14f)與第四跳帽開關(26)的輸出端相連，譯碼器(14)的第一數據輸出端(14c)與數碼顯示器(7)的輸入端相連，譯碼器(14)的第二數據輸出端(14d)與乘法器(15)的被乘數輸入端(15b)相連，乘法器(15)的乘數輸入端(15a)與寄存器(23)的數據輸出端相連，乘法器的復位端(15c)與常開復位按鈕(6)的一端相連，乘法器(15)的輸出端(15d)與分頻器(16)的第一數據輸入端(16b)相連，分頻器(16)的時鐘輸入端(16a)連接到晶振(8)的時鐘輸出端上，分頻器(16)的第一時鐘輸出端(16c)分別與采樣電路(17)的時鐘輸入端(17a)和第一計數器(18)的時鐘輸入端(18a)相連，采樣電路(17)的數據輸入端(17b)與RS232/485/422收發器(10)的數據輸出端相連，采樣電路(17)的數據輸出端(17c)與第一計數器(18)的數據輸入端(18b)相連，第一計數器(18)的數據輸出端(18c)與比較器(19)的數據輸入端(19a)相連，比較器(19)的第一復位端(19b)與第一跳帽開關(11)的輸出端相連，比較器(19)的第二復位端(19c)與第二跳帽開關(12)的輸出端相連，比較器(19)的數據輸出端(19d)與存儲器(20)的數據輸入端(20a)相連，存儲器的(20)的第一數據數據輸出端(20b)與分頻器(16)的第二數據輸入端(16d)相連，存儲器的(20)的第二數據數據輸出端(20c)與第二計數器(21)的數據輸入端(21a)相連，分頻器(16)的第二時鐘輸出端(16e)分別與第二計數器(21)的時鐘輸入端(21b)和輸入輸出緩沖器(22)的時鐘輸入端(22a)相連，輸入輸出緩沖器(22)的數據輸入端(22b)同第二計數器(21)的數據輸出端(21c)相連，輸入輸出緩沖器(22)的數據輸出端(22c)同單端或差分電平轉換器(13)的數據輸入端相連。?