[實用新型]可重組態的高速存儲芯片模塊和電子系統裝置

有效

• 申請號: 201220577078.6
• 申請日: 2012-11-05
• 公開（公告）號: CN203179011U
• 公開（公告）日: 2013-09-04
• 發明（設計）人: 甘萬達;盧超群;宋建邁
• 申請（專利權）人: 鈺創科技股份有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;H01L23/552;H01L23/367
• 代理公司: 深圳新創友知識產權代理有限公司 44223
• 代理人: 江耀純

技術領域

本實用新型是有關于一種高速存儲芯片模塊和具有高速存儲芯片模塊的電子系統裝置，尤指一種耗電較少、具有較高的傳輸效率、具有電磁干擾的屏蔽效果、具有較佳的散熱效果以及具有隔離外界噪聲的功能的高速存儲芯片模塊和具有高速存儲芯片模塊的電子系統裝置。?

背景技術

一般說來，存儲器通常會基于特定工業標準(例如聯合電子設備工程會議(Joint?Electronic?Device?Engineering?Council,JEDEC))而被設計成獨立于邏輯單元的標準存儲器。亦即基于特定工業標準，存儲器是被設計成適用于各種不同邏輯單元的標準存儲器，而不是被設計成適用于特定邏輯單元。這些常見的標準(例如業界所熟知的總線寬度、信號振幅以及操作頻率等)決定了存儲器總線寬度、給定的信號振幅以及給定的傳送數據速率，使得存儲器模塊具有較低的可制造性，較低的彈性，以及在不同的制程技術世代和不同的應用中較高的遷移成本。?

在現有技術中，存儲器的半導體制程世代通常與邏輯單元的半導體制程世代不同，亦即整合較先進半導體制程世代的存儲芯片模塊可能會遇到散熱不易、較高功耗和噪聲干擾，所以現有技術在存儲芯片模塊上仍舊面臨許多制造上的困難。?

實用新型內容

本實用新型的一實施例提供一種可重組態的高速存儲芯片模塊。該高速存儲芯片模塊包括一種型式的存儲單元數組、一第一傳輸總線及一邏輯單元。該種型式的存儲單元數組包括多個存儲單元數組集成電路；該第一傳輸總線?是耦接于該種型式的存儲單元數組，具有一第一可編程的傳送或接收數據速率、一第一可編程的傳送或接收數據信號振幅；該邏輯單元是耦接于該第一傳輸總線，用以通過該第一傳輸總線存取該種型式的存儲單元數組。?

本實用新型的另一實施例提供一種具有高速存儲芯片模塊的電子系統裝置。該電子系統裝置包括一集成電路處理器、一種型式的存儲單元數組、一第一傳輸總線及一邏輯單元。該種型式的存儲單元數組包括多個存儲單元數組集成電路；第一傳輸總線是耦接于該種型式的存儲單元數組，具有與該集成電路處理器所包括的一韌體或一軟件相關的一第一可編程的傳送或接收數據速率、一第一可編程的傳送或接收數據信號振幅；該邏輯單元是耦接于該第一傳輸總線，用以通過該第一傳輸總線存取該種型式的存儲單元數組。?

本實用新型提供一種高速存儲芯片模塊和具有高速存儲芯片模塊的電子系統裝置。該高速存儲芯片模塊和該電子系統裝置具有下列優點：第一、因為一第一傳輸總線具有一第一可編程的傳送或接收數據速率、一第一可編程的傳送或接收數據信號振幅、一第一可編程的總線寬度、一第一可編程的數據寬度與一第一可編程的位置寬度的部份或全部，以及一第二傳輸總線具有一第二可編程的傳送或接收數據速率、一第二可編程的傳送或接收數據信號振幅、一第二可編程的總線寬度、一第二可編程的數據寬度與一第二可編程的位置寬度的部份或全部，所以本實用新型在操作時，耗電較少、具有較高的傳輸效率、適用于各種不同的集成電路處理器(或芯片系統處理器)、具有較低的成本以及具有較高的效能；第二、因為本實用新型可利用每一個存儲單元數組的非主動電路區內的多個直接硅晶穿孔或一邏輯單元的非主動電路區內的多個直接硅晶穿孔形成一金屬柵欄，所以本實用新型具有較佳的電磁干擾的屏蔽效果、具有較佳的散熱能力以及具有基于今日常用的電磁學原理的隔離外界噪聲的功能。因此，相較于現有技術，本實用新型耗電較少、具有較高的傳輸效率、適用于各種不同的集成電路處理器(或芯片系統處理器)、具有較低的成本、具有較高的效能、具有電磁干擾的屏蔽效果、具有較佳的散熱能力以及具有隔離外界噪聲的功能，以及可被應用在包括各種不同的應用集成電路處理器(或各種不同的芯片系統處理器)、邏輯單元或存儲芯片模塊的?可攜式電子系統裝置。?

附圖說明

圖1是為本實用新型的一實施例說明一種高速存儲芯片模塊的示意圖。?

圖2是為說明高速存儲芯片模塊的橫切面的示意圖。?

圖3是為本實用新型的另一實施例說明高速存儲芯片模塊的橫切面的示意圖。?

圖4是為本實用新型的另一實施例說明高速存儲芯片模塊的橫切面的示意圖。?

圖5是為本實用新型的另一實施例說明高速存儲芯片模塊的橫切面的示意圖。?

圖6是為本實用新型的另一實施例說明高速存儲芯片模塊的橫切面的示意圖。?

圖7是為說明存儲單元數組集成電路和存儲單元數組集成電路中的每一個存儲單元數組集成電路對應第一密封環與邏輯單元對應第二密封環的示意圖。?