[實(shí)用新型]一體式IP輸入SDI輸出解碼器

有效

• 申請(qǐng)?zhí)枺?/td>: 201220427323.5
• 申請(qǐng)日: 2012-08-27
• 公開(kāi)（公告）號(hào): CN202721772U
• 公開(kāi)（公告）日: 2013-02-06
• 發(fā)明（設(shè)計(jì)）人: 王濤;雷方燕
• 申請(qǐng)（專利權(quán)）人: 王濤
• 主分類號(hào): H04N21/6437
• 分類號(hào): H04N21/6437;H04N21/438;H04N7/26
• 代理公司: 成都頂峰專利事務(wù)所(普通合伙) 51224
• 代理人: 成實(shí)

1.一體式IP輸入SDI輸出解碼器，包括物理接口收發(fā)器和并串變換器，其特征在于：還包括輸入端通過(guò)內(nèi)部嵌有RTP/UDP/IP解析模塊的FPGA與所述物理接口收發(fā)器的輸出端相連、輸出端則通過(guò)該FPGA與所述并串變換器的輸入端相連的MPEG2/H.264解碼器。

2.根據(jù)權(quán)利要求1所述的一體式IP輸入SDI輸出解碼器，其特征在于：所述FPGA還包括分別與物理接口收發(fā)器和RTP/UDP/IP解析模塊相連的10/100/1000M三倍速以太網(wǎng)媒體接入控制器，與RTP/UDP/IP解析模塊相連的ARP服務(wù)器，以及輸入端與MPEG2/H.264解碼器的輸出端相連、輸出端與并串變換器的輸入端相連的音頻加嵌器；所述MPEG2/H.264解碼器的輸入端與RTP/UDP/IP解析模塊相連。

3.根據(jù)權(quán)利要求2所述的一體式IP輸入SDI輸出解碼器，其特征在于：所述MPEG2/H.264解碼器包括用于將FPGA的輸出信號(hào)進(jìn)行解碼的MPEG2/H.264解碼芯片，以及用于將MPEG2/H.264解碼芯片的輸出信號(hào)傳輸至音頻加嵌器的數(shù)字視頻接口和音頻接口。

4.根據(jù)權(quán)利要求3所述的一體式IP輸入SDI輸出解碼器，其特征在于：所述數(shù)字視頻接口為DVO數(shù)字視頻接口，而所述的音頻接口則為PCM接口。

5.根據(jù)權(quán)利要求3或4所述的一體式IP輸入SDI輸出解碼器，其特征在于：還包括與所述MPEG2/H.264解碼器相連的顯示控制器。