[實(shí)用新型]一體式IP輸入SDI輸出解碼器

有效

• 申請?zhí)枺?/td>: 201220427323.5
• 申請日: 2012-08-27
• 公開（公告）號: CN202721772U
• 公開（公告）日: 2013-02-06
• 發(fā)明（設(shè)計(jì)）人: 王濤;雷方燕
• 申請（專利權(quán)）人: 王濤
• 主分類號: H04N21/6437
• 分類號: H04N21/6437;H04N21/438;H04N7/26
• 代理公司: 成都頂峰專利事務(wù)所(普通合伙) 51224
• 代理人: 成實(shí)

技術(shù)領(lǐng)域

本實(shí)用新型涉及一種解碼器，具體地說，是涉及一體式IP輸入SDI輸出解碼器。

背景技術(shù)

SDI是數(shù)字串行?(serial?digital?interface)的首字母縮寫，其SDI信號通過SDI接口進(jìn)行輸出。數(shù)字串行接口是把數(shù)據(jù)字的各個(gè)比特以及相應(yīng)的數(shù)據(jù)通過單一通道順序傳送的接口。由于數(shù)字串行信號的數(shù)據(jù)率很高，并且SDI接口不能直接傳送壓縮數(shù)字視頻信號，數(shù)字錄像機(jī)、硬盤等設(shè)備記錄的壓縮信號重放后，必須經(jīng)解壓并經(jīng)SDI接口輸出才能進(jìn)入SDI系統(tǒng)，因此，在傳送前必須經(jīng)過處理。

目前，輸出SDI信號的解碼器有很多，但都是通過接收來自ASI接口或射頻接口的信號，該類型的解碼器并不具備直接接收IP數(shù)據(jù)的能力。要將IP視頻流解碼為SDI輸出通常都需要兩臺設(shè)備才能完成，其中一臺用于接收IP并將對其依次進(jìn)行IP包頭、UDP包頭以及RTP包頭解析后，分離出TS流后輸出，另外一臺則是接收該TS流并將其轉(zhuǎn)換為SDI后進(jìn)行輸出。

該種將輸入IP轉(zhuǎn)換為SDI輸出的技術(shù)手段雖然可以達(dá)到IP輸入SDI輸出的目的，但是其由于需要兩臺設(shè)備配合使用才能實(shí)現(xiàn)特定的功能，任意一臺設(shè)備都不可或缺，故其需要投入的成本較高，并且兩臺設(shè)備配合使用也會導(dǎo)致延時(shí)的增加。因此，現(xiàn)有的操作方式已經(jīng)無法滿足用戶的需求，必須針對現(xiàn)有的技術(shù)進(jìn)行改進(jìn)。

實(shí)用新型內(nèi)容

本實(shí)用新型的目的在于提供一種一體式IP輸入SDI輸出解碼器，主要解決現(xiàn)有技術(shù)由于需要兩臺設(shè)備配合使用才能實(shí)現(xiàn)需要的功能而造成成本高、延時(shí)增加的問題。

為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用的技術(shù)方案如下：

一體式IP輸入SDI輸出解碼器，包括物理接口收發(fā)器和并串變換器，還包括輸入端通過內(nèi)部嵌有RTP/UDP/IP解析模塊的FPGA與所述物理接口收發(fā)器的輸出端相連、而輸出端也通過該FPGA與并串變換器的輸入端相連的MPEG2/H.264解碼器。

進(jìn)一步地，所述FPGA還包括分別與物理接口收發(fā)器和RTP/UDP/IP解析模塊相連的10/100/1000M三倍速以太網(wǎng)媒體接入控制器，與RTP/UDP/IP解析模塊相連的ARP服務(wù)器，以及輸入端與MPEG2/H.264解碼器的輸出端相連、輸出端與并串變換器的輸入端相連的音頻加嵌器；所述MPEG2/H.264解碼器的輸入端與RTP/UDP/IP解析模塊相連。

再進(jìn)一步地，為了實(shí)現(xiàn)本實(shí)用新型輸入IP信號并輸出SDI信號的功能，所述MPEG2/H.264解碼器包括用于將FPGA的輸出信號進(jìn)行解碼的MPEG2/H.264解碼芯片，以及用于將MPEG2/H.264解碼芯片的輸出信號傳輸至音頻加嵌器的數(shù)字視頻接口和音頻接口。

具體地說，所述數(shù)字視頻接口為DVO數(shù)字視頻接口，而所述的音頻接口則為PCM接口。

為便于顯示視頻節(jié)目的實(shí)時(shí)信息，供用戶根據(jù)自身需要對該信息進(jìn)行設(shè)置和篩選，本實(shí)用新型還包括與所述MPEG2/H.264解碼器相連的顯示控制器。

本實(shí)用新型的工作原理為：IP網(wǎng)絡(luò)發(fā)送端向本實(shí)用新型發(fā)送ARP請求，APR服務(wù)器根據(jù)請求向IP網(wǎng)絡(luò)發(fā)送端發(fā)送本機(jī)的MAC地址，然后IP網(wǎng)絡(luò)發(fā)送端根據(jù)接收到的MAC地址，向本實(shí)用新型中的FPGA傳輸壓縮數(shù)字視頻的傳輸流；該壓縮數(shù)字視頻的傳輸流以TS?OVER?IP傳輸流的形式傳輸至FPGA中的RTP/UDP/IP解析模塊，該RTP/UDP/IP解析模塊對接收到的TS?OVER?IP傳輸流依次進(jìn)行IP包頭、UDP包頭以及RTP包頭解析后，分離出TS流，然后將其輸送至MPEG2/H.264解碼器中進(jìn)行解碼；解碼后，MPEG2/H.264解碼器通過DVO數(shù)字視頻接口向FPGA中的音頻加嵌器輸出解壓后的數(shù)字視頻的視頻信號，同時(shí)通過PCM接口向音頻加嵌器輸出解壓后的數(shù)字視頻的音頻信號，視頻信號和音頻信號傳輸至音頻加嵌器后，該音頻加嵌器對視頻信號進(jìn)行音頻加嵌處理；最后再將處理后的視頻信號傳輸?shù)讲⒋儞Q器中進(jìn)行并串變換形成SDI信號，然后輸出。

與現(xiàn)有技術(shù)相比，本實(shí)用新型具有以下有益效果：