[實用新型]一種基于FPGA的加噪信號同步時鐘提取裝置有效
| 申請號： | 201220117235.5 | 申請日： | 2012-03-26 |
| 公開（公告）號： | CN202586998U | 公開（公告）日： | 2012-12-05 |
| 發明（設計）人： | 李晶皎;王澤坤;李欣 | 申請（專利權）人： | 東北大學 |
| 主分類號： | H04L7/027 | 分類號： | H04L7/027 |
| 代理公司： | 沈陽東大專利代理有限公司 21109 | 代理人： | 梁焱 |
| 地址： | 110819 遼寧*** | 國省代碼： | 遼寧;21 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 基于 fpga 信號 同步 時鐘 提取 裝置 | ||
1.一種基于FPGA的加噪信號同步時鐘提取裝置，包括AD采樣電路，其特征在于：還包括FPGA，所述的FPGA中包括數據采集模塊、FIR低通濾波模塊、電平判決模塊、邊沿檢測模塊、同頻時鐘生成模塊和相位調整模塊，所述的邊沿檢測模塊包括第一邊沿檢測模塊、第二邊沿檢測模塊，其中：
數據采集模塊：用于驅動AD采樣電路進行采樣，并將AD采集電路采集的數據讀取到FPGA內，通過數據輸出端將數據提供給FIR低通濾波模塊的數據輸入端；
FIR低通濾波模塊：用于對數字信號進行濾波，去除其中的高頻噪聲，通過數據輸出端將信號提供給電平判決模塊數據輸入端；
電平判決模塊：用于將濾波之后的信號判決為0或1的二值數據，產生方波信號，通過數據輸出端將信號提供給邊沿檢測模塊數據輸入端；
第一邊沿檢測模塊：用于檢測方波信號的上升沿和下降沿，產生邊沿脈沖信號并通過數據輸出端將信號提供給同頻時鐘生成模塊數據輸入端、相位調整模塊第一數據輸入端；
同頻時鐘生成模塊：用于將FPGA的系統時鐘信號分頻，產生與方波信號的邊沿脈沖信號同頻率的時鐘信號，通過數據輸出端將信號提供給第二邊沿檢測模塊數據輸入端；
第二邊沿檢測模塊：用于檢測同頻時鐘信號的上升沿，產生邊沿脈沖信號并通過數據輸出端將信號提供給相位調整模塊第二數據輸入端；
相位調整模塊：用于比較方波信號的邊沿脈沖信號與同頻時鐘信號的邊沿脈沖信號之間的相位差，根據相位差調整同頻時鐘信號相位，產生輸出與方波信號的邊沿脈沖信號同步的時鐘信號。
2.根據權利要求1所述的基于FPGA的加噪信號同步時鐘提取裝置，其特征在于：所述的電平判決模塊包括判決門限生成器和信號判決器，所述的判決門限生成器包括計數器和累加器，所述的信號判決器包括比較器。
3.根據權利要求1所述的基于FPGA的加噪信號同步時鐘提取裝置，其特征在于：所述的邊沿檢測模塊包括D觸發器。
4.根據權利要求1所述的基于FPGA的加噪信號同步時鐘提取裝置，其特征在于：所述的同頻時鐘生成模塊包括有限狀態機。
5.根據權利要求1所述的基于FPGA的加噪信號同步時鐘提取裝置，其特征在于：所述相位調整模塊包括有限狀態機。
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