[發明專利]存儲器陣列結構及其操作方法

有效

• 申請號: 201210594201.X
• 申請日: 2012-12-31
• 公開（公告）號: CN103093814A
• 公開（公告）日: 2013-05-08
• 發明（設計）人: 潘立陽;劉利芳
• 申請（專利權）人: 清華大學
• 主分類號: G11C16/06
• 分類號: G11C16/06;H01L27/115
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙) 11201
• 代理人: 張大威

技術領域

本發明涉及存儲器技術領域，特別涉及一種存儲器陣列結構及其操作方法。?

背景技術

ROM（只讀存儲器）一般用于存儲不需要改動的程序，是一種非揮發存儲器。它在工作過程中只能讀出，而不像隨機存儲器那樣能快速地、方便地改寫。為了方便使用，進一步發展了PROM（可編程只讀存儲器）、EPROM（可擦可編程序只讀存儲器）和EEPROM（電可擦可編程只讀存儲器）。其中，EPROM需用紫外光擦除，使用不方便也不穩定。20世紀80年代制出的EEPROM，它克服了EPROM的不足。EEPROM有多種結構，其中以浮柵型非揮發存儲器作為存儲單元的器件能夠實現較快速度的擦除。?

圖1所示為傳統的EEPROM器件的等效邏輯結構示意圖。其中，每個存儲單元包括兩個晶體管：一個是用于存儲信息的浮柵型非揮發存儲器件，例如單元A；一個是用于控制存儲管是否被選擇的CMOS選擇管，例如單元A’。通過雙管結構實現EEPROM，能夠防止器件過擦除帶來的漏電問題。然而由于器件集成度不高，不能實現相對高密度的存儲，從而導致制造成本高。?

于是又開發出一種新型的分離柵結構的存儲單元，每個存儲單元具有控制柵和至少一個浮柵，并且部分控制柵直接控制溝道。這種分離柵結構的存儲單元一般被運用在EEPROM的并聯（NOR）架構中。對于以單比特的分離柵器件為存儲單元的EEPROM來說，陣列的存儲密度相對較低；對于以雙位分離柵器件為存儲單元的EEPROM來說，陣列密度相對提高。而對于雙位的EEPROM陣列結構，如果源漏區采用有源區走線，會導致走線電阻增大，陣列操作速度變慢；如果采用金屬走線，則陣列中需要有較多的接觸孔，降低了陣列的存儲密度。?

發明內容

本發明的目的旨在至少解決上述技術缺陷之一，特別是提供一種NAND陣列結構及其操作方法，該陣列結構不需要大量的接觸孔，可以有效提高存儲陣列的存儲密度。?

為達到上述目的，本發明一方面提供一種存儲器陣列結構，包括：沿第一方向和第二方向并行排列的多個串行結構，每個所述串行結構包括在所述第一方向上順次串聯的一個第一選擇晶體管、多個存儲單元以及一個第二選擇晶體管，在所述第二方向上相鄰的所述串行結構之間相互隔離；沿所述第二方向的多條并行排列的字線，每條?所述字線和所述存儲單元的柵極連接；沿所述第二方向的第一選擇線，和所述第一選擇晶體管的柵極連接；沿所述第二方向的第二選擇線，和所述第二選擇晶體管的柵極連接；沿所述第一方向的多條并行排列的位線，和所述字線、第一選擇線及第二選擇線交叉排列，所述串行結構的所述第一選擇晶體管的漏端和與所述串行結構相鄰的一條所述位線連接，所述串行結構的所述第二選擇晶體管的源端和與所述串行結構相鄰的另一條所述位線連接。其中，所述存儲單元包括：邏輯上等效為一個選擇管串聯一個或多個存儲管的存儲單元。?

在本發明的一個實施例中，所述第一方向上相鄰的兩個所述串行結構反向串聯，以使相鄰兩個所述串行結構的所述第一選擇晶體管的漏端連接在與所述串行結構相鄰的一條所述位線上；或者以使相鄰兩個所述串行結構的所述第二選擇晶體管的源端連接在與所述串行結構相鄰的另一條所述位線上。?

在本發明的一個實施例中，所述存儲單元為分離柵結構。?

在本發明的一個實施例中，所述分離柵結構的存儲單元包括：襯底；形成在所述襯底中的溝道區，以及形成在所述溝道區兩側的源區和漏區；形成在部分所述溝道區上的浮柵；和形成在所述浮柵和剩余部分所述溝道區上的控制柵。?

在本發明的另一個實施例中，所述分離柵結構的存儲單元包括：襯底；形成在所述襯底中的溝道區，以及形成在所述溝道區兩側的源區和漏區；形成在部分所述溝道區上的、且分別靠近所述源區和漏區的兩個浮柵；和形成在所述兩個浮柵以及剩余部分所述溝道區之上的控制柵。?