[發明專利]一種錢搜索電路及基于該錢搜索電路的ECC解碼裝置及方法

有效

• 申請號: 201210594031.5
• 申請日: 2012-12-28
• 公開（公告）號: CN103916138B
• 公開（公告）日: 2018-03-16
• 發明（設計）人: 陳志;王斌;石嶺
• 申請（專利權）人: 深圳開陽電子股份有限公司
• 主分類號: H03M13/15
• 分類號: H03M13/15
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種錢搜索電路，其特征在于，該電路包括t個子模塊、t×(P-1)個移位寄存器，以及P個加法器和P-1個除法器，所述t個子模塊中每個子模塊均包括一個乘法器、一個兩輸入選擇器(MUX)和一個D觸發器，所述t個子模塊和一加法器構成第P通道；每t個移位寄存器和一個加法器及一個除法器構成一個通道，構成第一至第P-1通道；

其中，第P通道中，t個子模塊中t個兩輸入選擇器的一輸入端依次為錯誤多項式的t+1個系數δ₀、δ₁、δ₂、δ₃、……δ_t；每個兩輸入選擇器的輸出端均與乘法器的輸入端相連作為一個乘數，t個乘法器的另一輸入端依次為t個伽羅華域數；t個乘法器的輸出端均與第P通道加法器的輸入端連接，同時t個乘法器中每個乘法器的輸出端均經一D鎖存器后連接至其所在子模塊的兩輸入選擇器的一輸入端；所述加法器還有一個加數為δ₀；

所述第一至第P-1通道中，每個通道的第一個移位寄存器的輸入端與第P通道子模塊一的兩輸入選擇器的輸出端相連；每個通道的第二個移位寄存器的輸入端與第P通道子模塊二的兩輸入選擇器的輸出端相連；每個通道的第三個移位寄存器的輸入端與第P通道子模塊三的兩輸入選擇器的輸出端相連；依次類推，第P-1通道的第t個移位寄存器的輸入端與第P通道子模塊t的輸出端相連；

所述第一至第P-1通道中，t個移位寄存器的輸出均與加法器的輸入端相連；所述P-1個通道的加法器有一個共同的加數δ₀；所述加法器的輸出端分別與同一通道內除法器的輸入端相連作為除法器的被除數，所述除法器的被除數均為伽羅華域的本元多項式的n次冪，其中n等于該第P通道內最大的移位數；所述第一通道的t個移位寄存器依次左移1至t位、第二通道的t個移位寄存器依次左移2、2×2、3×2、……t×2；第三個通道的t個移位寄存器依次左移3、2×3、3×3、……t×3；……依此類推，第P-1個通道的t個移位寄存器依次左移P-1、2×(P-1)、3×(P-1)、……t×(P-1)；

其中，t和P均為自然數，所述t為糾錯能力數，P為通道數。

2.一種如權利要求1所述的錢搜索電路，其特征在于，權利要求1所述第P通道中，所述t個乘法器的另一輸入端依次為t個伽羅華域數可替換為：

所述第P通道子模塊一中輸入信號α^p與初始值Initl_1通過一兩輸入選擇器選擇后輸入乘法器；所述第P通道子模塊二中輸入信號α^2p與初始值Initl_2通過一兩輸入選擇器選擇后輸入乘法器；所述第P通道子模塊三中輸入信號α^3p與初始值Initl_3通過一兩輸入選擇器選擇后輸入乘法器；依次類推，所述第P通道子模塊t中輸入信號α^tp與初始值Initl_t通過一兩輸入選擇器選擇后輸入乘法器，所述t個初始值Initl_1至Initl_t均在選定的伽羅華域里。

3.根據權利要求1或2所述的錢搜索電路，其特征在于，對糾錯能力為72比特的存儲器，所述t等于72。

4.根據權利要求1或2所述的錢搜索電路，其特征在于，所述通道數不大于40。

5.根據權利要求1或2所述的錢搜索電路，其特征在于，所述加法器為有限域加法器，所述乘法器為有限域乘法器，所述除法器為有限域除法器。

6.基于權利要求1或2所述錢搜索電路的一種ECC解碼裝置，其特征在于，該解碼裝置包括伴隨式校正子計算模塊、有限域乘法器組、關鍵方程系數求解模塊、錢搜索模塊及解碼狀態控制模塊；其中，伴隨式校正子計算模塊計算得到伴隨式校正子及起始信號，輸入至關鍵方程系數求解模塊，得到同步信號和數據正確標志信號，輸入至解碼狀態控制模塊，所述解碼狀態控制模塊輸出開始信號至關鍵方程系數求解模塊，得到錯誤多項式系數輸入至錢搜索模塊，得到錯誤位置值和錢搜索結束信號至解碼狀態控制模塊，所述關鍵方程系數求解模塊和錢搜索模塊均與有限域乘法器相連。