[發(fā)明專利]半導體存儲器件、存儲模塊和存儲系統(tǒng)及其操作方法

無效

• 申請?zhí)枺?/td>: 201210591062.5
• 申請日: 2012-12-31
• 公開（公告）號: CN103187092A
• 公開（公告）日: 2013-07-03
• 發(fā)明（設計）人: 柳鶴洙;崔周善;黃泓善
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G11C11/4063
• 分類號: G11C11/4063;G11C16/06
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 張泓

對相關申請的交叉引用?

本申請要求于2011年12月30日在韓國知識產權局提交的韓國專利申請第10-2011-0147415號的優(yōu)先權，通過全文引用將其公開合并于此。?

技術領域

本發(fā)明構思通常涉及半導體存儲器件，并且更具體地，本發(fā)明構思涉及存儲存儲特性信息的半導體存儲器件、包含其的存儲模塊和存儲系統(tǒng)、以及操作其的方法。?

背景技術

動態(tài)隨機存取存儲器（DRAM）是具有有限數據保留特性的半導體存儲器件的示例。也就是說，即使對于無缺陷的存儲單元，在所規(guī)定的時間段流逝之后也不保證在存儲單元中所存儲的數據的有效性。照這樣說來，采用刷新功能，其中，DRAM在刷新時段到期時刷新（重寫）在存儲單元中所存儲的數據。所述刷新時段被設置為DRAM的規(guī)定值。?

隨著器件集成度的增加可能減小刷新時段（即，可能增加刷新頻率）。這是因為，例如，隨著DRAM變得更高集成化，存儲單元電容器的尺寸（電容）能夠減小，并且寄生電容等的有害效應等能夠增加。?

同時，可以利用半導體存儲器件的冗余單元來代替薄弱單元（即，具有不可接受的低數據保留特性的單元）。然而，由于冗余單元可能具有與所謂的薄弱單元相同或相似的存儲特性，所以特別是隨著器件集成度的增加，限制了此方法的效率。因而可能有必要投入相當大的資源來提供冗余單元。?

發(fā)明內容

根據本發(fā)明構思的一方面，提供一種半導體存儲器件，包括：包含通過第一地址存取的多個區(qū)域的單元陣列，其中，所述多個區(qū)域包含分別具有不?同存儲特性的至少兩組區(qū)域。該器件進一步包括：非易失性陣列，用于對指示所述多個區(qū)域中的每個屬于所述至少兩組中的哪個組的組信息的非易失性儲存。?

根據本發(fā)明構思的另一方面，提供一種半導體存儲器件，包括：單元陣列，包括多個區(qū)域；非易失性陣列，用于基于多個區(qū)域的存儲特性的從表示多個區(qū)域的物理地址的第一地址到第二地址的轉換的轉換信息的非易失性儲存。該器件進一步包括：譯碼器，響應于來自外部器件的信號，存取所述非易失性陣列。?

根據本發(fā)明構思的另一方面，提供一種存儲模塊，包括：模塊板；以及至少一個存儲芯片，其被裝配在所述模塊板上并且包括具有多個區(qū)域的單元陣列，所述多個區(qū)域包括分別具有不同存儲特性的至少兩組區(qū)域。該模塊進一步包括：存儲器管理芯片，其被裝配在所述模塊板上，管理至少一個存儲芯片的存儲操作，并且包括用于對指示多個區(qū)域中的每一個屬于所述至少兩組中的哪個組的組信息的非易失性儲存的非易失性陣列。?

根據本發(fā)明構思的一方面，提供一種存儲控制器，用于與包含具有多個區(qū)域的單元陣列的半導體存儲器件通信，所述多個區(qū)域包括分別具有不同存儲特性的至少兩組區(qū)域。所述存儲控制器包括：地址轉換器，用于接收指示所述多個區(qū)域中的每一個屬于所述至少兩組中的哪個組的組信息，并且基于所述組信息將指示所述多個區(qū)域中的每一個的物理地址的第一地址轉換為第二地址。該控制器進一步包括：地址存儲單元，用于存儲用于地址的轉換的轉換信息。?

根據本發(fā)明構思的一方面，提供一種存儲控制器，用于與包括具有多個區(qū)域的單元陣列的半導體存儲器件通信。所述存儲控制器包括：地址存儲單元，用于存儲關于基于所述多個區(qū)域的存儲特性將指示所述多個區(qū)域的物理地址的第一地址轉換到第二地址的轉換信息。該控制器進一步包括：譯碼器，用于從主機接收第二地址并且通過譯碼所述第二地址來存取地址存儲單元，其中，將與來自主機的第二地址相對應的第一地址輸出給所述半導體存儲器件。?

附圖說明

從結合以下附圖的詳細描述，本發(fā)明構思的示例實施例將變得易于理?解，其中：?

圖1是可以應用本發(fā)明構思的存儲系統(tǒng)的框圖；?

圖2(a)和圖2(b)是表示根據本發(fā)明構思實施例的、圖1的存儲系統(tǒng)的半導體存儲器件的體和頁結構的圖示；?

圖3A和圖3B是在描述根據本發(fā)明構思實施例的、基于存儲特性的單元陣列的區(qū)域的分組中所使用的圖示；?

圖4A和圖4B是在描述根據本發(fā)明構思實施例的、使用圖3A和圖3B的特性信息的地址轉換操作中所使用的圖示；?

圖5A和圖5B是在描述根據本發(fā)明構思另一實施例的、使用圖3A和圖3B的特性信息的地址轉換操作中所使用的圖示；?

圖6是根據本發(fā)明構思實施例的與測試裝置接口的存儲器件的框圖；?

圖7是根據本發(fā)明構思實施例的、通過其將組信息和/或地址轉換信息存儲在半導體存儲器件中的框圖；?