[發明專利]半導體存儲器件、存儲模塊和存儲系統及其操作方法無效
| 申請號: | 201210591062.5 | 申請日: | 2012-12-31 |
| 公開(公告)號: | CN103187092A | 公開(公告)日: | 2013-07-03 |
| 發明(設計)人: | 柳鶴洙;崔周善;黃泓善 | 申請(專利權)人: | 三星電子株式會社 |
| 主分類號: | G11C11/4063 | 分類號: | G11C11/4063;G11C16/06 |
| 代理公司: | 北京市柳沈律師事務所 11105 | 代理人: | 張泓 |
| 地址: | 韓國*** | 國省代碼: | 韓國;KR |
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| 摘要: | |||
| 搜索關鍵詞: | 半導體 存儲 器件 模塊 存儲系統 及其 操作方法 | ||
1.一種半導體存儲器件,包括:
單元陣列,包括通過第一地址存取的多個區域,所述多個區域包括分別具有不同存儲特性的至少兩組區域;以及
非易失性陣列,用于對指示多個區域中的每一個屬于所述至少兩組中的哪個組的組信息的非易失性儲存。
2.如權利要求1所述的半導體存儲器件,其中,根據所述多個區域的第一地址值將組信息順序地存儲在所述非易失性陣列中。
3.如權利要求1所述的半導體存儲器件,其中,所述單元陣列的多個區域是響應于第一地址被選擇性存取的各個頁。
4.如權利要求1所述的半導體存儲器件,其中,所述存儲特性是所述多個區域的數據保留特性。
5.如權利要求1所述的半導體存儲器件,其中,通過反熔絲陣列和熔絲陣列之一來實現所述非易失性陣列。
6.如權利要求1所述的半導體存儲器件,其中,所述單元陣列包含動態隨機存取存儲(DRAM)單元。
7.如權利要求1所述的半導體存儲器件,其中,在初始操作中,將所述組信息提供給外部控制器,并且根據所述組信息來控制每個區域的存儲操作。
8.如權利要求1所述的半導體存儲器件,其中,所述非易失性陣列進一步存儲用于基于組信息來將第一地址轉換到第二地址的轉換信息。
9.如權利要求8所述的半導體存儲器件,其中,所述第二地址中的每一個的至少一位包括指示每個區域所屬的組的組信息。
10.如權利要求8所述的半導體存儲器件,其中,轉換所述第二地址以便基于所述第二地址的地址值來確定每個區域所屬的組。
11.如權利要求8所述的半導體存儲器件,其中,所述非易失性陣列包括具有多個行的陣列類型非易失性單元,以及
將對應于第二地址的第一地址作為所述轉換信息存儲在通過所述第二地址選擇的行中。
12.如權利要求11所述的半導體存儲器件,進一步包括用于從外部接收所述第二地址并且譯碼所述第二地址的譯碼器,
其中,所述非易失性陣列輸出在與第二地址對應的行中存儲的第一地址。
13.如權利要求1所述的半導體存儲器件,其中,所述單元陣列是動態隨機存取存儲(DRAM)單元陣列,并且所述存儲特性是DRAM單元陣列的多個區域的相應數據保留范圍。
14.一種半導體存儲器件,包括:
單元陣列,包括多個區域;
非易失性陣列,用于基于多個區域的存儲特性的從表示多個區域的物理地址的第一地址到第二地址的轉換的轉換信息的非易失性儲存;以及
譯碼器,響應于來自外部器件的信號,存取所述非易失性陣列。
15.如權利要求14所述的半導體存儲器件,其中,所述非易失性陣列在通過第二地址存取的位置中將對應于所述第二地址的第一地址存儲為轉換信息。
16.如權利要求15所述的半導體存儲器件,其中,所述譯碼器從外部器件接收所述第二地址,以及
通過從所述非易失性陣列輸出的第一地址來存取所述單元陣列的多個區域。
17.如權利要求14所述的半導體存儲器件,其中,在初始操作中,向外部設備提供所述第一地址和第二地址之間的轉換信息。
18.如權利要求14所述的半導體存儲器件,其中,在所述半導體存儲器件的測試操作期間存儲所述第一地址和第二地址之間的轉換信息。
19.如權利要求14所述的半導體存儲器件,其中,所述第二地址中的每一個的至少一位包括與多個區域中的一個區域的存儲特性有關的信息。
20.一種存儲模塊,包括:
模塊板;
至少一個存儲芯片,其被裝配在所述模塊板上并且包括具有多個區域的單元陣列,所述多個區域包括分別具有不同存儲特性的至少兩組區域;以及
存儲器管理芯片,其被裝配在所述模塊板上,管理至少一個存儲芯片的存儲操作,并且包括用于對指示多個區域中的每一個屬于所述至少兩組中的哪個組的組信息的非易失性儲存的非易失性陣列。
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