[發(fā)明專利]碳化硅半導(dǎo)體裝置及其制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210582270.9
• 申請(qǐng)日: 2012-12-28
• 公開（公告）號(hào): CN103311317B
• 公開（公告）日: 2017-12-19
• 發(fā)明（設(shè)計(jì)）人: 松野吉德
• 申請(qǐng)（專利權(quán)）人: 三菱電機(jī)株式會(huì)社
• 主分類號(hào): H01L29/872
• 分類號(hào): H01L29/872;H01L21/329
• 代理公司: 北京天昊聯(lián)合知識(shí)產(chǎn)權(quán)代理有限公司11112
• 代理人: 何立波,張?zhí)焓?/td>

技術(shù)領(lǐng)域

本發(fā)明涉及碳化硅半導(dǎo)體裝置及碳化硅半導(dǎo)體裝置的制造方法。

背景技術(shù)

一般知曉碳化硅（以下SiC）半導(dǎo)體與硅（Si）相比，破壞電場(chǎng)、帶隙、熱傳導(dǎo)率較大。由于帶隙及熱傳導(dǎo)率較大，因此耐熱性優(yōu)異，高溫工作、簡(jiǎn)易冷卻成為可能。另外，破壞電場(chǎng)較大，所以薄型化容易，損耗低，高溫工作成為可能。

在SiC肖特基勢(shì)壘二極管（SiC Schottky Barrier Diode：以下SiC-SBD）、SiC-MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor：金屬-氧化層-半導(dǎo)體-場(chǎng)效應(yīng)晶體管）的設(shè)計(jì)中，其破壞電場(chǎng)，與使用硅時(shí)的0.3MV/cm相對(duì)，在使用SiC的情況下為2.8MV/cm。如果有效利用該特長(zhǎng)，決定活性層的漂移外延層的厚度、終端構(gòu)造，則在使用破壞電場(chǎng)為硅的約10倍大的SiC的情況下，例如漂移外延層為硅的1/10左右即可。

關(guān)于kV級(jí)高耐壓的SiC-SBD，肖特基電極形成于n型SiC外延層上而構(gòu)成。

在該構(gòu)造，在外延層和肖特基電極的結(jié)合面周邊電場(chǎng)容易集中，所以需要在其結(jié)合面（肖特基結(jié)合面）周邊的表層形成用于緩沖電場(chǎng)集中的p型終端構(gòu)造。

p型終端構(gòu)造的形成，一般使用將Al（鋁）、B（硼）等p型雜質(zhì)離子注入到n型外延層，用1500℃左右以上的高溫?zé)崽幚砑せ钔嘶鸬姆椒ā＝又心ケ趁妫纬杀趁鏆W姆，在表面形成肖特基結(jié)合。進(jìn)而，作為引線焊接（WB）時(shí)的墊片（pad），一般形成5μm左右的Al。以前是在此后，形成需要350℃左右的固化加熱的聚酰亞胺（以下PI）作為鈍化膜后，最后實(shí)施Ni/Au的背面金屬化，完成晶圓工藝。

元件的電特性評(píng)價(jià)需要進(jìn)行晶圓測(cè)試（以下WT）及芯片測(cè)試（以下CT）的情況下，WT后，利用切割分割成各個(gè)芯片，實(shí)施CT。以上是一般的工序順序。

這里，PI以分別覆蓋表面電極墊片開口部以外的表面電極端、切割線開口部以外的表面電極端、終端構(gòu)造附近的方式形成。

通常形成PI時(shí)，在與襯底表面的芯片端相當(dāng)?shù)牟课徊粚?shí)施形成槽之類，所以在各個(gè)元件的側(cè)壁部不形成PI。

對(duì)于此，關(guān)于為某些目的而在各個(gè)元件的側(cè)壁部形成PI等的鈍化膜的技術(shù)確認(rèn)如下的實(shí)例。

在專利文獻(xiàn)1，記載了將在藍(lán)寶石襯底上形成GaN類結(jié)晶層的襯底分割成芯片的方法。特別關(guān)于碎屑對(duì)策進(jìn)行了詳細(xì)記載。

關(guān)于GaN元件的制造方法，記載了對(duì)于劈開時(shí)的碎屑、切割時(shí)的切屑量的擴(kuò)大的對(duì)策。另外，記載了以鈍化膜覆蓋電極用凹部?jī)?nèi)的側(cè)壁面的工序。

關(guān)于形成的槽部的深度，記載了優(yōu)選1～100μm，特別是1～50μm為更優(yōu)選的范圍，并未設(shè)想最終斷開所形成的槽部。

在專利文獻(xiàn)2，記載了通過具備被稱為芯片框的絕緣性框，使不良芯片的抽出得以容易，模塊制造時(shí)的芯片保護(hù)成為可能的方法。依據(jù)該方法，進(jìn)一步小型化、低電感化也成為可能。

在專利文獻(xiàn)3，關(guān)于在端面整體形成導(dǎo)體層的構(gòu)造進(jìn)行了記載。

在專利文獻(xiàn)4，記載了在硅太陽(yáng)電池的制造中，利用激光劃片法形成0.1μm以上10μm以下的凹部的方法。

在專利文獻(xiàn)5，記載為了在保持襯底強(qiáng)度并且降低導(dǎo)通電阻的目的而在元件背面具有凹部的構(gòu)造。

[專利文獻(xiàn)]

[專利文獻(xiàn)1]日本專利申請(qǐng)公開第2005-012206號(hào)公報(bào)；

[專利文獻(xiàn)2]日本專利申請(qǐng)公開第2000-183282號(hào)公報(bào)；

[專利文獻(xiàn)3]日本專利申請(qǐng)公開第2009-224641號(hào)公報(bào)；

[專利文獻(xiàn)4]日本專利申請(qǐng)公開第2004-064028號(hào)公報(bào)；

[專利文獻(xiàn)5]日本專利申請(qǐng)公開第2006-156658號(hào)公報(bào)。

發(fā)明內(nèi)容

如上述，有效利用破壞電場(chǎng)在使用硅時(shí)為0.3MV/cm而在使用SiC時(shí)為2.8MV/cm的特長(zhǎng)，決定活性層即漂移外延層的厚度、終端構(gòu)造。

破壞電場(chǎng)為硅的約10倍大的SiC，漂移外延層為硅的1/10左右即可。即使關(guān)于終端構(gòu)造的面方向的尺寸，在使用SiC材料的情況下也為硅的1/10左右即可。

這里，由于芯片端的形狀引起的電場(chǎng)集中、受周圍氣氛影響的芯片狀態(tài)，在電特性評(píng)價(jià)時(shí)可能產(chǎn)生放電。

由于已經(jīng)分割成各個(gè)芯片，該放電容易在露出未形成PI的側(cè)壁部（側(cè)面部）的各個(gè)元件產(chǎn)生，由此，存在即使WT中不放電，CT中也會(huì)放電的這一問題。