[發(fā)明專利]一種具有P+且PMOS晶體管沒有輕摻雜區(qū)域的單一多晶架構(gòu)的非揮發(fā)性記憶體及其制備方法

在審

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• 申請日: 2012-12-28
• 公開（公告）號: CN103022045A
• 公開（公告）日: 2013-04-03
• 發(fā)明（設計）人: 不公告發(fā)明人
• 申請（專利權(quán)）人: 無錫來燕微電子有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L21/8247
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明涉及一種非揮發(fā)性記憶體及其制備方法，尤其是一種具有P+且PMOS晶體管沒有輕摻雜區(qū)域的單一多晶架構(gòu)的非揮發(fā)性記憶體及其制備方法，屬于集成電路的技術(shù)領(lǐng)域。

背景技術(shù)

對于片上系統(tǒng)（SoC）應用，它是把許多功能塊集成到一個集成電路中。最常用的片上系統(tǒng)包括一個微處理器或微控制器、靜態(tài)隨機存取存儲器（SRAM）模塊、非揮發(fā)性記憶體以及各種特殊功能的邏輯塊。然而，傳統(tǒng)的非揮發(fā)性記憶體中的進程，這通常使用疊柵或分裂柵存儲單元，與傳統(tǒng)的邏輯工藝不兼容。

非揮發(fā)性記憶體（NVM）工藝和傳統(tǒng)的邏輯工藝是不一樣的。非揮發(fā)性記憶體（NVM）工藝和傳統(tǒng)的邏輯工藝合在一起的話，將使工藝變成一個更為復雜和昂貴的組合；由于SoC應用的非揮發(fā)記憶體典型的用法是在關(guān)系到整體的芯片尺寸小，因此這種做法是不可取的。同時，由于現(xiàn)有非揮發(fā)性記憶體的工作原理使得寫入數(shù)據(jù)容易丟失，影響使用的可靠性。

發(fā)明內(nèi)容

本發(fā)明的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種具有P+且PMOS晶體管沒有輕摻雜區(qū)域的單一多晶架構(gòu)的非揮發(fā)性記憶體及其制備方法，其PMOS晶體管沒有輕摻雜區(qū)域，使的寫入熱電子時的電壓降低，提高設計電路時的可設計性，其整體結(jié)構(gòu)緊湊，能與CMOS工藝兼容，降低芯片成本，提高存儲的安全可靠性。

按照本發(fā)明提供的技術(shù)方案，所述具有P+且PMOS晶體管沒有輕摻雜區(qū)域的單一多晶架構(gòu)的非揮發(fā)性記憶體，包括半導體基板；所述半導體基板內(nèi)的上部設有若干用于存儲的記憶體細胞，所述記憶體細胞包括沒有輕摻雜區(qū)域的PMOS晶體管和控制電容；所述沒有輕摻雜區(qū)域的PMOS晶體管和控制電容間通過半導體基板內(nèi)的領(lǐng)域介質(zhì)區(qū)域相互隔離；半導體基板的表面上淀積有柵介質(zhì)層，所述柵介質(zhì)層上設有浮柵電極，所述浮柵電極覆蓋并貫穿沒有輕摻雜區(qū)域的PMOS晶體管和控制電容上方對應的柵介質(zhì)層，浮柵電極的兩側(cè)淀積有側(cè)面保護層，側(cè)面保護層覆蓋浮柵電極的側(cè)壁；沒有輕摻雜區(qū)域的PMOS晶體管包括第一N型區(qū)域及位于所述第一N型區(qū)域內(nèi)上部的P型源極區(qū)與P型漏極區(qū)，控制電容包括第二P型區(qū)域及位于所述第二P型區(qū)域內(nèi)上部的第一P型摻雜區(qū)域與第二P型摻雜區(qū)域；第一P型摻雜區(qū)域、第二P型摻雜區(qū)域、P型源極區(qū)及P型漏極區(qū)與上方的浮柵電極相對應，并分別與相應的柵介質(zhì)層及領(lǐng)域介質(zhì)區(qū)域相接觸。

所述半導體基板的材料包括硅，半導體基板為P導電類型基板或N導電類型基板。

所述半導體基板為P導電類型基板時，所述沒有輕摻雜區(qū)域的PMOS晶體管通過P型導電類型基板內(nèi)的第二N型區(qū)域及第二N型區(qū)域上方的第一N型區(qū)域與P型導電類型基板相隔離。所述控制電容訪問晶體管通過P型導電類型基板內(nèi)的第二N型區(qū)域及第二N型區(qū)域上方的第二P型區(qū)域與P型導電類型基板相隔離。

所述第一P型摻雜區(qū)域包括第一P型重摻雜區(qū)域及與側(cè)面保護層，第一P型重摻雜區(qū)域與領(lǐng)域介質(zhì)區(qū)域相接觸。

所述第二P型摻雜區(qū)域包括第二P型重摻雜區(qū)域及于側(cè)面保護層相對應的第二P型輕摻雜區(qū)域，第二P型重摻雜區(qū)域從第二P型輕摻雜區(qū)域的端部延伸后與領(lǐng)域介質(zhì)區(qū)域相接觸。

所述浮柵電極的包括導電多晶硅。所述柵介質(zhì)層的材料包括二氧化硅；所述側(cè)面保護層為氮化硅或二氧化硅。

一種具有P+且PMOS晶體管沒有輕摻雜區(qū)域的單一多晶架構(gòu)的非揮發(fā)性記憶體及其制備方法，所述制備方法包括如下步驟：

a、提供半導體基板，所述半導體基板包括第一主面及第二主面；

b、在半導體基板內(nèi)生長得到領(lǐng)域介質(zhì)區(qū)域;?在半導體基板的第一主面上進行所需的阻擋層淀積、阻擋層刻蝕及自對準離子注入，以在半導體基板內(nèi)形成所需的第一N型區(qū)域、第二N型區(qū)域、第二P型區(qū)域；

c、在上述半導體基板對應的第一主面上淀積柵介質(zhì)層，所述柵介質(zhì)層覆蓋半導體基板的第一主面；

d、在上述半導體基板的第一主面上淀積浮柵電極，所述浮柵電極覆蓋于柵介質(zhì)層上并貫穿第二P型區(qū)域、第一N型區(qū)域上方對應的柵介質(zhì)層上；

e、在上述柵介質(zhì)層上淀積第四阻擋層，并選擇性地掩蔽和刻蝕第四阻擋層，去除第一N型區(qū)域、第二P型區(qū)域上方對應覆蓋浮柵電極的第四阻擋層；

f、在上述第四阻擋層上方自對準注入P型雜質(zhì)離子，在第二P型區(qū)域內(nèi)的上部得到第一P型輕摻雜區(qū)域及第二P型輕摻雜區(qū)域；

g、去除上述第四阻擋層，并在第一主面上淀積側(cè)面保護材料，以在浮柵電極的兩側(cè)形成側(cè)面保護層；

h、在上述第一主面上淀積第五阻擋層，并選擇性地掩蔽和刻蝕第五阻擋層，以去除第二P型區(qū)域、第一N型區(qū)域上方對應淀積覆蓋的第五阻擋層；