[發明專利]以太網低延遲的MAC/PCS架構及其實現方法

有效

• 申請號: 201210573306.7
• 申請日: 2012-12-26
• 公開（公告）號: CN103002055A
• 公開（公告）日: 2013-03-27
• 發明（設計）人: 毛育紅
• 申請（專利權）人: 盛科網絡（蘇州）有限公司
• 主分類號: H04L29/08
• 分類號: H04L29/08;H04L12/841
• 代理公司: 蘇州威世朋知識產權代理事務所(普通合伙) 32235
• 代理人: 楊林潔

技術領域

本發明涉及以太網領域，尤其涉及一種以太網低延遲的MAC/PCS架構及其實現方法。

背景技術

隨著以太網技術的發展，為了適應不同速率數據傳輸的需要，IEEE802.3定義多種接口，比如，XGMII（10G介質無關接口）、XLGMII（40G介質無關接口）、CGMII（100G介質無關接口）等，從而不同廠商所提供的MAC（媒介訪問控制器）與PCS（物理編碼層）模塊間均能夠實現協同工作。目前在通用的10G/40G/100G以太網MAC/PCS設計中，按照IEEE802.3中所定義的架構，單獨設計MAC與PCS層，同時采用標準的XGMII/XLGMII/CGMII接口來連接以上兩個功能模塊。

圖1是現有技術中10G/40G/100G的MAC/PCS的數據傳輸方式示意圖，其中，在接收方向，包含了兩個跨時鐘域的處理：一個為serdes接收時鐘域到XGMII/XLGMII/CGMII接口時鐘域；另一個為XGMII/XLGMII/CGMII接口時鐘域到用戶時鐘域；而在發送方向，同樣包括了兩個跨時鐘域處理：一個為用戶時鐘域到XGMII/XLGMII/CGMII接口時鐘域；另一個為從XGMII/XLGMII/CGMII接口時鐘域到serdes發送時鐘域。其中，無論是接收方向還是發送方向，由于兩個不同時鐘域之間可能存在一定的誤差，在serdes時鐘域與XGMII/XLGMII/CGMII接口時鐘域間需要插入一個彈性緩沖器（elastic?FIFO）來完成時鐘補償，然而，此種方式不可避免的會增加報文在MAC/PCS中傳輸延遲。

發明內容

本發明所需解決的問題在于提供一種以太網低延遲的MAC/PCS架構，以降低網絡報文在MAC/PCS中的傳輸延遲。

相應地，本發明還提供一種以太網低延遲的MAC/PCS架構的實現方法。

為解決上述問題，本發明的技術方案如下：

一種以太網低延遲的MAC/PCS架構的實現方法，其中，該架構的數據傳輸包括發送方向及接收方向，該實現方法包括如下步驟：

定義一串并轉換時鐘域及一用戶時鐘域；

在數據發送方向上進行由所述用戶時鐘域到所述串并轉換時鐘域的跨時鐘域處理；在數據接收方向上進行由所述串并轉換時鐘域到所述用戶時鐘域的跨時鐘域處理。

作為本發明的進一步改進，在數據發送方向上，“跨時鐘域處理”具體包括：

在所述用戶時鐘域內，對數據進行封裝、編碼后發送至變速模塊，再將數據存儲于第一異步FIFO中，之后跳轉到所述串并轉換時鐘域；

在所述串并轉換時鐘域內，周期性從所述第一異步FIFO內提取數據并發送出去；

在數據接收方向上，“跨時鐘域處理”具體包括：

在所述串并轉換時鐘域內，將經串行并行編解碼器恢復出的數據發送至變速模塊，再將數據存儲于第二異步FIFO中，之后跳轉到所述用戶時鐘域；

在所述用戶時鐘域內，從所述第二異步FIFO中提取數據，并對數據進行解碼操作。

作為本發明的進一步改進，所述方法還包括：所述編碼操作、解碼操作、及封裝操作在同一模塊中進行。

作為本發明的進一步改進，所述用戶時鐘域的數據提取速率比所述串并轉換時鐘域的數據提取速率快。

相應地，本發明的以太網低延遲的MAC/PCS架構，該架構工作于一串并轉換時鐘域及一用戶時鐘域，該架構包括：

第一跨時鐘處理單元，其用于在數據發送方向上進行由所述用戶時鐘域到所述串并轉換時鐘域的跨時鐘域處理；

第二跨時鐘處理單元，其用于在數據接收方向上進行由所述串并轉換時鐘域到所述用戶時鐘域的跨時鐘域處理。

作為本發明的進一步改進，所述第一跨時鐘域處理單元具體包括串行并行編解碼器、變速模塊、第一異步FIFO、加擾器及物理層編碼模塊，其中，在所述用戶時鐘域內，來自上層邏輯的數據在所述物理層編碼模塊中進行封裝并編碼，將編碼后的數據發送至變速模塊，再通過加擾器對數據加串擾，之后將數據存儲于第一異步FIFO中；在所述串并轉換時鐘域內，周期性從所述第一異步FIFO內提取數據并發送出去；

所述第二跨時鐘域處理單元具體包括串行并行編解碼器、變速模塊、第二異步FIFO、解擾器及物理層編碼模塊，其中，在所述串并轉換時鐘域內，將經串行并行編解碼器恢復出的數據發送至變速模塊，再將數據存儲于第二異步FIFO中；在所述用戶時鐘域內，從所述第二異步FIFO中提取數據，通過解擾器將數據解串擾，并通過所述物理層編碼模塊對數據進行解碼操作。