[發明專利]一種半導體器件的制造方法

有效

• 申請號: 201210568218.8
• 申請日: 2012-12-24
• 公開（公告）號: CN103904018B
• 公開（公告）日: 2017-08-01
• 發明（設計）人: 韓秋華
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 董巍,高偉

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件的制造方法。

背景技術

如何減小短溝道效應（short channel effect），是半導體器件制造工藝面臨的關鍵問題之一。現有技術中，通過使用溝道分段的晶體管（SegFet）制作半導體器件的技術方案，是可以用來減小器件的短溝道效應的非常有前景的技術之一。

在現有技術中，使用溝道分段的晶體管（SegFet）的半導體器件的結構如圖1所示（圖1為沿著柵極寬度方向的剖視圖）。該半導體器件包括半導體襯底100以及位于其上的淺溝槽隔離STI101、柵極104，其中溝道區域被超淺溝槽隔離（Very Shallow Trench Isolation，VSTI）102分隔成多個子段，半導體襯底100（具體而言，為溝道部分）位于每兩個相鄰的VSTI之間或VSTI與STI之間的部分為條狀圖案（stripe）103。其中，條狀圖案103的分布由淺溝槽隔離101和超淺溝槽隔離102的位置決定，其寬度受制造工藝精度的影響。由于溝道區域被VSTI分隔成了多個子段，形成了溝道分段的晶體管，所以該半導體器件受短溝道效應的影響較小，即這一結構減小了器件的短溝道效應。為了實現更好的減小短溝道效應的技術效果，必須形成良好的條狀圖案；并且，形成的條狀圖案的寬度越小，制造的半導體器件具有越好的閾值電壓表現。因此，在半導體器件的制造過程中，如何形成條狀圖案，是制約半導體器件制造的重要因素之一。

目前，在半導體器件的制造工藝中，制造使用溝道分段的晶體管的半導體器件一般采用雙重圖形（double patterning）技術，先刻蝕形成條狀圖案（即形成VSTI）再刻蝕形成STI。然而，該方法很容易造成STI與VSTI的重疊問題（overlay issue），這就導致了無法形成良好的條狀圖案，進而導致了半導體器件的不良。

因此，為了解決上述問題，需要提出一種新的半導體器件的制造方法。

發明內容

針對現有技術的不足，本發明提供一種半導體器件的制造方法，該方法包括：

步驟S101：提供半導體襯底，在所述半導體襯底上形成硬掩膜；

步驟S102：在所述硬掩膜和半導體襯底中形成淺溝槽隔離；

步驟S103：在所述半導體襯底中形成超淺溝槽隔離以及位于其兩側的條狀圖案。

進一步的，所述步驟S102包括：

步驟S1021：在所述硬掩膜和半導體襯底中形成淺溝槽隔離溝槽；

步驟S1022：在所述淺溝槽隔離溝槽內填充淺溝槽隔離材料并進行CMP，以在所述淺溝槽隔離溝槽內形成淺溝槽隔離。

其中，所述淺溝槽隔離材料為氧化物。

進一步的，所述步驟S103包括：

步驟S1031：去除所述硬掩膜位于所述半導體襯底上擬形成超淺溝槽隔離和條狀圖案的區域的部分；

步驟S1032：在所述硬掩膜被去除的區域形成犧牲層；

步驟S1033：刻蝕所述犧牲層和半導體襯底以在所述半導體襯底上形成超淺溝槽隔離溝槽和條狀圖案，其中，所述條狀圖案位于所述超淺溝槽隔離溝槽的兩側；

步驟S1034：在所述超淺溝槽隔離溝槽內填充超淺溝槽隔離材料并進行CMP，以形成超淺溝槽隔離。

其中，步驟S1031中去除所述硬掩膜的所采用的方法以及步驟S1033中所采用的刻蝕方法，均為干法刻蝕。

其中，在所述步驟S1031中，所述擬形成超淺溝槽隔離和條狀圖案的區域為有源區。

進一步的，所述犧牲層為依次嵌套的多層復合膜，所述步驟S1032包括：

步驟S10321：在所述半導體襯底上依次沉積氮化硅層、無定形碳層、氧化物層；

步驟S10322：進行CMP，以形成所述嵌套的多層復合膜。

其中，在步驟S1032中形成的所述犧牲層的厚度為有源區總寬度的20%。

進一步的，所述步驟S1033包括：

步驟S10331：刻蝕所述犧牲層以形成開口；

步驟S10332：利用所述犧牲層為掩膜對所述半導體襯底進行刻蝕，在所述半導體襯底上對應所述開口的位置形成超淺溝槽隔離溝槽，并在所述超淺溝槽隔離溝槽的兩側形成所述條狀圖案。

進一步的，當所述犧牲層為依次嵌套的多層復合膜時，所述步驟S1033包括：

步驟S10331’：刻蝕所述犧牲層以在所述犧牲層上形成開口，其中，所述開口對應所述無定形碳層位于所述氧化物層的兩側的部分；