[發明專利]具有提高的掩模選擇比的蝕刻

有效

• 申請號: 201210563858.X
• 申請日: 2012-12-21
• 公開（公告）號: CN103208420A
• 公開（公告）日: 2013-07-17
• 發明（設計）人: 阿南塔·因德拉坎提;拉金德爾·迪恩賽
• 申請（專利權）人: 朗姆研究公司
• 主分類號: H01L21/311
• 分類號: H01L21/311;H01J37/32
• 代理公司: 上海勝康律師事務所 31263
• 代理人: 李獻忠

技術領域

本發明涉及在半導體器件的生產過程中通過掩模蝕刻層。更具體地，本發明涉及蝕刻電介質層。

背景技術

在半導體晶片的加工過程中，特征可以被蝕刻到電介質層中。隨著器件尺寸的縮小，更合乎期望的是蝕刻較高的深寬比特征。此外，在形成用于DRAM的存儲器單元陣列時，高密度的特征是合乎期望的。

發明內容

為了實現前述期望以及根據本發明的目的，提供了一種在等離子體處理室中在蝕刻層中蝕刻特征的方法。使蝕刻氣體流入該等離子體處理室內。在該特征的蝕刻期間，將頂部外側電極的溫度保持在至少150℃。使所述蝕刻氣體形成等離子體，該等離子體蝕刻所述蝕刻層。

在下面的本發明的具體實施方式中并結合以下附圖將對本發明的這些和其他特征進行更詳細的描述。

附圖說明

在附圖的圖中，通過示例的方式而不是通過限制的方式對本發明進行說明，并且其中相似的標號指代相似的元件，且其中：

圖1是本發明的一種實施方式的高階流程圖。

圖2A-B是根據本發明的一種實施方式處理過的堆層的示意圖。

圖3是可用于蝕刻的蝕刻反應器的示意圖。

圖4示出了一種計算機系統，其適合于實現本發明的實施方式中使用的控制器。

圖5A-B是已使用現有技術方法蝕刻過的電介質刻蝕層的剖視圖。

圖6A是已使用本發明的一種實施方式蝕刻過的電介質蝕刻層的剖視圖。

圖6B是已使用本發明的一種實施方式蝕刻過的電介質蝕刻層的剖視圖。

圖7是差分（differential）的蝕刻速率與蝕刻深度（ED）的曲線圖。

具體實施方式

現參照本發明的如在附圖中圖解的一些優選的實施方式對本發明進行詳細的描述。在以下的說明中，為了使本發明能被充分理解，闡述了許多具體的細節。但對于本領域技術人員而言，顯而易見，沒有這些具體細節中的一些或者全部，仍可以實施本發明。在其他的示例中，為了避免不必要地使本發明難以理解，公知的工藝步驟和/或結構沒有詳細描述。

為了便于理解，圖1示出了本發明的一種實施方式中使用的工藝的高階流程圖。將具有蝕刻層堆層（stack）的且在該堆層上形成有掩模的襯底放置在諸如等離子體處理室之類的室中（步驟104）。通過首先讓蝕刻氣體流入該等離子體處理室中，對該蝕刻層進行蝕刻（步驟108）。將上部外側電極加熱（步驟112）。提供高的偏置（步驟116）。使該蝕刻氣體形成高密度等離子體（步驟120）。停止該蝕刻氣體的流動（步驟112）。將該襯底從該等離子體處理室移走（步驟128）。

實施例

在本發明的一實施例中，將襯底放置在等離子體處理室中（步驟104）。圖2A是堆層200的剖視圖，堆層200具有襯底204，在襯底204上形成有蝕刻層208，在蝕刻層208上放置有圖案化掩模232。在該實施例中，蝕刻層是電介質材料，如氮化硅和氧化硅雙層(silicon?nitride?and?silicon?oxide?bilayer)。在該實施例中，圖案化掩模232是多晶硅掩模，并具有窄的特征236和寬的特征240。可以在襯底和蝕刻層之間或蝕刻層和圖案化掩模之間放置一個或多個層。

圖3是可用于實施本發明的蝕刻反應器的示意圖。在本發明的一個或多個實施方式中，蝕刻反應器300包括位于等離子體處理室349內的由室壁350包圍的頂部中央電極306、頂部外側電極304、底部中央電極308、和底部外側電極310。底部絕緣環312使底部中央電極308與底部外側電極310絕緣。同樣在等離子體處理室349中，襯底204被定位在底部中央電極308的頂部。底部中央電極308提供了用于托持襯底204的靜電吸盤（ESC）。在本實施方式中，底部外側電極310和頂部外側電極304具有直徑比襯底204大的孔，從而使襯底204能定位在這樣的孔內。

氣體源324連接到等離子體處理室349，并且在蝕刻過程中將蝕刻氣體供應到等離子體處理室349的等離子體區340中。