[發明專利]一種基于鍵合技術的三維集成功率半導體及其制作工藝

有效

• 申請號: 201210559200.1
• 申請日: 2012-12-20
• 公開（公告）號: CN103035643A
• 公開（公告）日: 2013-04-10
• 發明（設計）人: 傅興華;馬奎;楊發順;林潔馨
• 申請（專利權）人: 貴州大學
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L21/8249;H01L21/762
• 代理公司: 貴陽中新專利商標事務所 52100
• 代理人: 吳無懼

技術領域

本發明屬于硅基微電子技術領域，尤其涉及一種基于鍵合技術的三維集成功率半導體及其制作工藝。

背景技術

功率半導體器件是能夠為負載提供大功率的器件，功率集成電路是將高壓功率器件和低壓的控制和保護等電路集成在同一芯片上。功率半導體器件和功率集成電路作為半導體技術領域的一個重要分支，是功率電子設備的關鍵元件之一，是電子信息處理系統與執行單元的基本聯系紐帶。隨著功率系統對體積小、重量輕、成本低、穩定性好等方面的要求越來越高，將高壓大功率器件與驅動、控制和保護電路集成到同一芯片上的趨勢也越發明顯。

在單片集成的功率半導體技術中，器件之間的隔離技術是基礎，高低壓兼容工藝是關鍵，可集成的高壓大功率器件是核心。目前，功率半導體集成的主要技術是BCD(Bioplar，CMOS，DMOS)工藝，BCD工藝主要可分為硅基厚外延高壓BCD工藝和SOI-BCD(Silicon?On?Insulator-BCD)工藝。對于硅基厚外延高壓BCD工藝，器件之間主要是通過反偏PN結進行隔離，在經過必須的長時間高溫過程后，隔離擴散會很大，并且反偏PN結存在漏電流，會影響整個電路的功耗。對于SOI-BCD工藝，各器件和襯底硅之間通過埋氧層隔離，器件之間可通過反偏PN結或者是挖槽后回填的介質進行隔離。在這兩種工藝中，集成的大功率器件主要是LDMOS，或者是LIGBT，或者是漏極從硅片表面引出的VDMOS，這些器件不光會占用較多的芯片面積，還會給高壓互連以及芯片熱設計等帶來困難。

發明內容

本發明要解決的技術問題：?提供一種基于鍵合技術的三維集成功率半導體及其制作工藝，以解決通過常規工藝制作的功率半導體存在芯片面積大，高壓互連和芯片熱設計困難以及由于反偏PN結存在漏電流會影響整個電路的功耗等問題。

本發明技術方案：

一種基于鍵合技術的三維集成功率半導體，它包括襯底、隔離層、埋層、工作層和隔離槽，隔離層位于襯底上，埋層位于隔離層上，工作層位于埋層上，隔離槽位于工作層左右側，在隔離層上開有網狀窗口，網狀窗口由SiO_??2和多晶硅間隔組成，網狀窗口位于隔離層與VDMOS對應的區域。

隔離槽包括SiO_??2和多晶硅，?SiO_??2附著在多晶硅兩側。

所述的基于鍵合技術的三維集成功率半導體的制作工藝，它包括下述步驟：

步驟1、硅片選取，選取一塊雜質濃度在19次方數量級以上的重摻雜硅片和一塊輕摻雜硅片；

步驟2、輕摻雜硅片拋光氧化及注入，在輕摻雜硅片的拋光面進行長薄氧化后，進行大面積N+(或P+)注入；

步驟3、退火氧化，將輕摻雜硅片注入層經過退火氧化形成一定厚度的SiO_??2或SiO_??2+多晶硅；

步驟4、光刻挖槽回填，光刻掉槽區的SiO_??2后進行挖槽回填，回填介質為SiO_??2或SiO_??2+多晶硅，并使硅片表面平坦；

步驟5、網狀窗口加工，在硅片上與VDMOS對應的區域將SiO_??2刻蝕出柵格或網狀窗口，并在窗口內淀積多晶硅，將刻蝕的窗口完全填滿，并去除硅片表面的多晶硅并使硅片表面平坦；

步驟6、鍵合，將輕摻雜硅片和重摻雜硅片的鍵合面清洗去除自然氧化層后，將二塊硅片鍵合在一起；

步驟7、將鍵合后的二塊硅片中的輕摻雜硅片進行研磨和拋光，將輕摻雜硅片的厚度減至器件參數要求的厚度；

步驟8、在輕摻雜硅片上進行N+或P+穿透的套刻、刻蝕、注入及退火；

步驟9、完成步驟8后，在輕摻雜硅片上進行P阱或N阱的套刻、注入及退火；

步驟10、步驟9完成后進行場氧化和有源區光刻及刻蝕；

步驟11、VDMOS的厚柵氧化層和低壓MOS薄柵氧化層的生成，淀積多晶硅、多晶硅光刻、刻蝕和氧化；

步驟12、用自對準工藝制作VDMOS溝道的P-襯底區域，同時制作出NPN晶體管的基區、PNP晶體管的發射區和集電區

步驟13、制作齊納二極管的P+區域，同時制作出VDMOS的場限環；

步驟14、對各個區域引線孔對應的位置進行重摻雜；

步驟15、淀積二氧化硅并進行增密、光刻引線孔、淀積金屬層并反刻金屬、硅片表面鈍化；