[發明專利]半導體器件

有效

• 申請號: 201210536785.5
• 申請日: 2012-12-12
• 公開（公告）號: CN103681548B
• 公開（公告）日: 2017-10-24
• 發明（設計）人: 禹卓均
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L23/48
• 分類號: H01L23/48
• 代理公司: 北京天昊聯合知識產權代理有限公司11112
• 代理人: 顧紅霞,何勝勇

技術領域

本發明涉及半導體器件，更具體地說，涉及允許檢測晶片水平上的硅穿孔（TSV）的缺陷狀態的技術。

背景技術

為了提高半導體器件的集成度，最近開發了三維（3D）半導體器件，其中，多個芯片層疊并封裝在單個封裝中。3D半導體器件通過豎直地層疊兩個或更多個芯片而形成，從而可以在相同的空間中獲得高集成度。

具體地說，最近使用了硅穿孔（TSV）方案，通過允許多個層疊的芯片被硅孔貫穿而將多個芯片電互連。使用TSV的半導體器件允許各芯片被豎直地貫穿，以便將各芯片電互連，從而與構造成利用位于邊緣的線（或配線）來將多個芯片互連的其它半導體器件相比，可以減小封裝面積。

圖1是示出常規的半導體器件的剖視圖。

參考圖1，當使用TSV時，層疊具有相同結構的多個芯片，從而可以構造單個半導體器件。

單個半導體器件可以包括：一個主芯片，其用于控制半導體器件的整體操作；以及多個從芯片，其用于存儲數據。

根據圖1所示的半導體器件，在TSV上形成有第一金屬M1，并經由金屬觸點在第一金屬M1上方形成有第二金屬M2。

經由金屬觸點在第二金屬M2上方形成有第三金屬M3。

常規的半導體器件將芯片形成在晶片上，并在完成切割工序之后執行層疊工序，從而形成封裝。

然而，常規的半導體器件在完成封裝之后檢驗芯片對芯片TSV連接（chip-to-chip TSV connection），因而不能檢測晶片水平上的缺陷性TSV連接。

在圖1中，附圖標記（A）示出對應于缺陷TSV的在TSV與第一金屬M 1之間的缺陷界面。

圖2示出在圖1所示的TSV結構中遇到的問題。

在用于多芯片封裝的TSV結構中，填充在TSV中的銅（Cu）材料經過后續的加熱工序而膨脹。

因此，Cu材料的膨脹導致裂紋出現，從而出現如（A）所示的TSV不與上方的金屬墊相連的缺陷界面。

如果如（A）所示的TSV墊中出現缺陷部分，則在芯片層疊期間會出現芯片對芯片缺陷性連接。

當測試晶片時檢測到缺陷TSV墊，則必須使制造工序延長至后續的封裝步驟。

然而，當在現有TSV結構中測試晶片時，沒有檢測到缺陷TSV，則只能在封裝之后檢測故障TSV操作。

因此，產生了因封裝缺陷材料而造成的不必要的成本。

圖3a和圖3b示出用于圖1所示的TSV結構的有缺陷的金屬線。

圖3a是示出形成在TSV上方的第二金屬線M2的平面圖。

參考圖3a，當沒有出現缺陷TSV時，正常地形成第二金屬線M2。

另一方面，圖3b示出TSV中出現的缺陷界面。

參考圖3b，如（B）所示，形成在TSV上方的有缺陷的第二金屬線M2與相鄰的金屬線不必要地相連。

TSV結構要求高速度、高容量的DRAM操作。

在對TSV中的內部線路制造（inline fabrication）不做較大的改變情況下，構造成不耗費高成本的中間水平結構可以檢查完成這種層疊之后其自身的連接性。

因此，當在晶片處理中出現缺陷性TSV連接時，常規的半導體器件難以檢測出缺陷性TSV連接，因而當封裝缺陷芯片時會耗費不必要的成本。

發明內容

本發明旨在提供如下半導體器件：該半導體器件基本解決了由于現有技術的限制或缺點而導致的一個或多個問題。

本發明涉及如下的半導體器件：其構造成預檢測TSV連接性，從而可以減少因封裝缺陷芯片而造成的不必要的成本和時間的消耗。

根據一個實施例，一種半導體器件包括：第一線，其與硅穿孔（TSV）電連接，并形成在所述TSV上方；第二線，其與所述第一線電連接，并形成在所述第一線上方；以及第一電力線和第二電力線，其形成在所述TSV上，使得所述第一電力線和所述第二電力線覆蓋所述TSV。

所述第一電力線和所述第二電力線可以彼此相鄰。

當所述TSV中存在缺陷部分時，所述第一電力線和所述第二電力線可以彼此電連接。

所述第一電力線和所述第二電力線可以形成在與所述第二線相同的層上。

所述第一電力線和所述第二電力線可以形成在所述TSV的上部的中部上方。

所述第一電力線和所述第二電力線可以構造成狹縫的形式。

所述第一電力線和所述第二電力線可以與不同的電源電連接。

所述第一電力線可以與電源線相連。

所述第二電力線可以與接地電壓線相連。