[發(fā)明專利]基于Booth算法的48x30位乘法器

無效

• 申請(qǐng)?zhí)枺?/td>: 201210527657.4
• 申請(qǐng)日: 2012-12-10
• 公開（公告）號(hào): CN102999311A
• 公開（公告）日: 2013-03-27
• 發(fā)明（設(shè)計(jì)）人: 張友能
• 申請(qǐng)（專利權(quán)）人: 張友能
• 主分類號(hào): G06F7/52
• 分類號(hào): G06F7/52
• 代理公司: 北京雙收知識(shí)產(chǎn)權(quán)代理有限公司 11241
• 代理人: 王菊珍

技術(shù)領(lǐng)域

本發(fā)明涉及一種高速、大容量通信技術(shù)領(lǐng)域中的乘法器流水線設(shè)計(jì)，尤其涉及一種基于Booth算法的48x30位乘法器。

背景技術(shù)

隨著3G通信技術(shù)的迅猛發(fā)展，TD-SCDMA技術(shù)（簡(jiǎn)稱TD技術(shù)）也得到廣泛應(yīng)用。目前，TD技術(shù)要求各通訊基站及其應(yīng)用網(wǎng)元實(shí)現(xiàn)高精度時(shí)鐘、時(shí)間同步。以往的NTP技術(shù)已經(jīng)無法滿足高精度時(shí)間同步的需求，從而轉(zhuǎn)向采用高精度時(shí)鐘、時(shí)間同步協(xié)議，如IEEE1588協(xié)議，來實(shí)現(xiàn)TD系統(tǒng)中各網(wǎng)絡(luò)節(jié)點(diǎn)的時(shí)間準(zhǔn)確同步。

在IEEE1588協(xié)議中，其標(biāo)準(zhǔn)時(shí)間格式為80bits的一個(gè)時(shí)間計(jì)數(shù)器。高48bits為表示為時(shí)間的秒部分，低32bits表示為時(shí)間的納秒部分。但在硬件處理電路中，對(duì)這種IEEE1588協(xié)議標(biāo)準(zhǔn)的時(shí)間進(jìn)行處理時(shí)，經(jīng)常需要處理到時(shí)間的秒進(jìn)位、溢出等問題。這就要用到乘法器，而目前主要使用二種實(shí)現(xiàn)方式：串行乘法器和并行乘法器。

串行乘法器，即技術(shù)上采用移位相加的算法。這種實(shí)現(xiàn)方式的顯著缺點(diǎn)是每一個(gè)時(shí)鐘周期做一次移位及加法運(yùn)算，如圖1和圖2所示，一個(gè)48x30位串行乘法器要完成48x30位乘法運(yùn)算至少需要30個(gè)時(shí)鐘周期以上才能完成一次計(jì)算周期，雖然它消耗的硬件較少，但其處理帶寬較低。

并行乘法器，即技術(shù)上采用直接相乘的計(jì)算方法。這種實(shí)現(xiàn)方式是通過組合電路的迭代一次性完成所有移位及加法運(yùn)算，從圖3和圖4中可以看出，這樣完成一次48x30位的乘法運(yùn)算只需要1個(gè)時(shí)鐘周期就能完成一次計(jì)算周期，處理帶寬最高。但是它的缺點(diǎn)是消耗的硬件較多、成本高。

因此，如何對(duì)運(yùn)算帶寬和硬件資源消耗做一個(gè)兼顧平衡優(yōu)化以實(shí)現(xiàn)處理帶寬和硬件消耗的一個(gè)平衡，是目前亟待解決的技術(shù)問題。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種基于Booth算法的48x30位乘法器，以實(shí)現(xiàn)處理帶寬度和硬件消耗的平衡兼顧。

為達(dá)到上述目的，本發(fā)明提供了一種基于Booth算法的48x30位乘法器，包括：

Bit位移位控制模塊，用于當(dāng)檢測(cè)到啟動(dòng)執(zhí)行乘法控制指示指令有效時(shí)，接收30bit位乘數(shù)B的輸入，控制30bit位乘數(shù)B在每個(gè)計(jì)算周期從低到高逐bit移位；

部分積生成器，用于接收48bit位被乘數(shù)A的輸入以及所述bit位移位控制模塊在每個(gè)所述計(jì)算周期送來的所述乘數(shù)B的一組3個(gè)bit位的狀態(tài)值；根據(jù)Radix-4Booth算法并結(jié)合當(dāng)前接收到的被乘數(shù)A和所述乘數(shù)B的一組3個(gè)bit位的狀態(tài)值生成一個(gè)部分積；

流水累加控制器，用于在所述bit位移位控制模塊的驅(qū)動(dòng)下，控制部分積流水線累加器在每個(gè)計(jì)算周期內(nèi)對(duì)部分積做一次加法運(yùn)算；

部分積流水線累加器，用于在所述流水累加控制器的控制下，對(duì)所述部分積生成器送過來的每組部分積做累加運(yùn)算；當(dāng)完成所有部分積運(yùn)算過程后輸出運(yùn)算結(jié)果，并由所述流水累加控制器輸出運(yùn)算結(jié)束指示標(biāo)志。

本發(fā)明的基于Booth算法的48x30位乘法器是先產(chǎn)生部分積，再對(duì)部分積進(jìn)行累加求和來實(shí)現(xiàn)48x30位乘法的運(yùn)算，由于利用Radix-4Booth算法產(chǎn)生部分積進(jìn)行流水加法運(yùn)算可以大幅度減少需要求和的部分積個(gè)數(shù)，從而縮短了實(shí)現(xiàn)乘法運(yùn)算所需要的時(shí)鐘周期，同時(shí)還對(duì)有符號(hào)數(shù)和無符號(hào)數(shù)相乘的算法實(shí)現(xiàn)了統(tǒng)一。由此可見，其是對(duì)傳統(tǒng)串行乘法器和并行乘法器在處理帶寬和硬件資源消耗上的一種折衷，從而能夠使高位寬的乘法器在滿足我們系統(tǒng)設(shè)計(jì)帶寬速度需求的基礎(chǔ)上，大大降低設(shè)計(jì)中的硬件資源消耗，顯著節(jié)約成本。

附圖說明

圖1為現(xiàn)有串行乘法器的基于Altera?Quartus分析工具的資源消耗情況示意圖；

圖2為現(xiàn)有串行乘法器的基于軟件仿真的時(shí)序特性示意圖；

圖3為現(xiàn)有并行乘法器的基于Altera?Quartus分析工具的資源消耗情況示意圖；

圖4為現(xiàn)有并行乘法器的基于軟件仿真的時(shí)序特性示意圖；

圖5為本發(fā)明的基于Booth算法的48x30位乘法器的架構(gòu)示意圖；

圖6為本發(fā)明的基于Booth算法的48x30位乘法器的基于Altera?Quartus分析工具的資源消耗情況示意圖；

圖7為本發(fā)明的基于Booth算法的48x30位乘法器的基于軟件仿真的時(shí)序特性示意圖。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式進(jìn)行詳細(xì)描述：