[發(fā)明專利]具有復(fù)用引腳的芯片

有效

• 申請?zhí)枺?/td>: 201210521006.4
• 申請日: 2012-12-06
• 公開（公告）號: CN103066985A
• 公開（公告）日: 2013-04-24
• 發(fā)明（設(shè)計(jì)）人: 王釗;尹航;田文博;李展
• 申請（專利權(quán)）人: 無錫中星微電子有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 無錫互維知識產(chǎn)權(quán)代理有限公司 32236
• 代理人: 戴薇

1.一種復(fù)用引腳的芯片，其特征在于，該芯片包括有一個(gè)復(fù)用引腳，在該復(fù)用引腳用作除測試引腳外的另一種引腳時(shí)，該復(fù)用引腳的電壓大于第一閾值電壓或者小于第二閾值電壓，在該復(fù)用引腳的電壓為小于第一閾值電壓且大于第二閾值電壓時(shí)，則使得所述芯片進(jìn)入測試模式，此時(shí)認(rèn)為該復(fù)用引腳用作測試引腳，其中第一閾值電壓大于第二閾值電壓。

2.根據(jù)權(quán)利要求1所述的芯片，其特征在于，所述芯片中包括測試模式判定電路，該測試模式判定電路用于判定所述復(fù)用引腳的電壓是否小于第一閾值電壓且大于第二閾值電壓，若是，則使得所述芯片進(jìn)入測試模式，否則，則不使得所述芯片進(jìn)入測試模式。

3.根據(jù)權(quán)利要求2所述的芯片，其特征在于，所述芯片中還包括計(jì)時(shí)模塊，該計(jì)時(shí)模塊在所述復(fù)用引腳的電壓小于第一閾值電壓且大于第二閾值電壓時(shí)對此種狀態(tài)進(jìn)行計(jì)時(shí)，如果計(jì)時(shí)達(dá)到一個(gè)時(shí)間閾值，才使得所述芯片進(jìn)入測試模式，否則，則不使得所述芯片進(jìn)入測試模式。

4.根據(jù)權(quán)利要求1所述的芯片，其特征在于，所述芯片中包括測試模式判定電路和計(jì)時(shí)模塊，

所述測試模式判定電路用于將所述復(fù)用引腳的電壓與第一閾值電壓和第二閾值電壓進(jìn)行比較，在所述復(fù)用引腳的電壓小于第一閾值電壓且大于第二閾值電壓時(shí)輸出測試使能信號，在所述復(fù)用引腳的電壓大于第一閾值電壓或小于第二閾值電壓時(shí)輸出非測試使能信號，

所述計(jì)時(shí)模塊在所述測試模式判定電路輸出測試使能信號時(shí)開始計(jì)時(shí)，在計(jì)時(shí)達(dá)到一個(gè)時(shí)間閾值，該計(jì)時(shí)模塊輸出測試模式信號，使得所述芯片進(jìn)入測試模式，否則所述計(jì)時(shí)模塊輸出非測試模式信號。

5.根據(jù)權(quán)利要求4所述的芯片，其特征在于，所述測試模式判定電路包括第一比較電路、第二比較電路和邏輯電路，

第一比較電路比較所述復(fù)用引腳的電壓和第一電壓閾值，并輸出第一比較結(jié)果；第二比較電路比較所述復(fù)用引腳的電壓和第二電壓閾值，并輸出第二比較結(jié)果；所述邏輯電路將第一比較結(jié)果和第二比較結(jié)果進(jìn)行邏輯運(yùn)算后輸出測試使能信號或非測試使能信號。

6.根據(jù)權(quán)利要求5所述的芯片，其特征在于，第一比較電路包括依次串聯(lián)于電源端和地之間的PMOS場效應(yīng)晶體管和第一電流源，該P(yáng)MOS場效應(yīng)晶體管的柵極連接所述復(fù)用引腳，所述PMOS場效應(yīng)晶體管和第一電流源的中間節(jié)點(diǎn)作為輸出端輸出第一比較結(jié)果，第一閾值電壓為電源端的電壓減去PMOS場效應(yīng)晶體管的導(dǎo)通電壓閾值的絕對值，

第二比較電路包括依次串聯(lián)于電源端和地之間的第二電流源和NMOS場效應(yīng)晶體管，該NMOS場效應(yīng)晶體管的柵極連接所述復(fù)用引腳，所述NMOS場效應(yīng)晶體管和第二電流源的中間節(jié)點(diǎn)作為輸出端輸出第二比較結(jié)果，其中第二閾值電壓為NMOS場效應(yīng)晶體管的導(dǎo)通電壓閾值，

所述邏輯電路包括第一反相器、或非門和第二反相器，該第一反相器的輸入端接第一比較器的輸出端，其輸出端接所述或非門的一個(gè)輸入端，所述或非門的另一個(gè)輸入端接第二比較器的輸出端，其輸出端接所述第二反相器的輸入端，該第二反相器的輸出端輸出測試使能信號或非測試使能信號。

7.根據(jù)權(quán)利要求6所述的芯片，其特征在于，所述計(jì)時(shí)模塊包括多個(gè)級聯(lián)的D觸發(fā)器，每個(gè)D觸發(fā)器的輸入端d與其反相輸出端qb相連，其復(fù)位端r與所述第二反相器的輸出端相連，第一個(gè)D觸發(fā)器的時(shí)鐘端CK與時(shí)鐘信號CLK連接，其輸出端q與第二個(gè)D觸發(fā)器的時(shí)鐘端CK相連，中間的D觸發(fā)器的輸出端q與后一個(gè)D觸發(fā)器的時(shí)鐘端CK相連，最后一個(gè)D觸發(fā)器的輸出端q輸出測試模式信號或非測試模式信號。

8.根據(jù)權(quán)利要求1-7任一所述的芯片，其特征在于，在希望使得所述芯片進(jìn)入測試模式時(shí)，將一電壓源連接于該復(fù)用管腳使得該復(fù)用管腳的電壓小于第一閾值電壓且大于第二閾值電壓，在不希望使得所述芯片進(jìn)入測試模式時(shí)，將所述電壓源從該復(fù)用管腳移除。

9.根據(jù)權(quán)利要求8所述的芯片，其特征在于，所述電源端通過第一電阻連接于所述復(fù)用管腳，該復(fù)用管腳和地之間依次串聯(lián)有第二電阻和第二NMOS場效應(yīng)晶體管，控制第二NMOS場效應(yīng)晶體管的導(dǎo)通時(shí)，所述復(fù)用引腳的電壓低于第二電壓閾值，控制第二NMOS場效應(yīng)晶體管的截止時(shí)，所述復(fù)用引腳的電壓高于第一電壓閾值。

10.根據(jù)權(quán)利要求9所述的芯片，其特征在于，在所述復(fù)用引腳不用做測試引腳時(shí)，所述芯片通過控制第二NMOS場效應(yīng)晶體管的導(dǎo)通和截止使得所述復(fù)用引腳輸出復(fù)位控制信號。