[發明專利]具有復用引腳的芯片

有效

• 申請號: 201210521006.4
• 申請日: 2012-12-06
• 公開（公告）號: CN103066985A
• 公開（公告）日: 2013-04-24
• 發明（設計）人: 王釗;尹航;田文博;李展
• 申請（專利權）人: 無錫中星微電子有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 無錫互維知識產權代理有限公司 32236
• 代理人: 戴薇

【技術領域】

本發明涉及電路設計領域，特別涉及一種具有復用引腳的芯片。

【背景技術】

現有技術中電源管理芯片(或稱集成電路)通常用一個獨立管腳(或稱為引腳PIN)來設定測試模式。當該管腳被連到電源，則電源管理芯片進入測試模式；當該管腳接地時，電源管理芯片進入正常工作模式。

通常，測試模式對于電源管理芯片的意義很大。例如，當芯片檢測到測試模式，可以縮短一些正常功能中很長時間的延遲時間(例如正常工作模式下某個功能延時長達2秒，這對于芯片測試時間太長了，成本無法接受，例如可以縮短到1毫秒)，從而快速驗證其功能是否正確，進而減少測試時間，減小了測試成本。此外，測試模式也可以被利用來測量由于測試設備限制無法直接測量的芯片性能參數，例如直流-直流轉換器通常無法加電感在量產測試中測量其反饋電壓，通過測試模式下將誤差放大器的輸出連接到其負輸入端，形成閉環，則可以間接測量到正常工作模式下反饋節點的電壓。

但對封裝管腳緊張的情況而言，增加管腳會增大封裝尺寸，這樣會增加印刷電路板尺寸，不利于小型化設計；同時更大的封裝意味著更高的封裝成本。

因此有必要提供一種改進的技術方案來克服上述問題。

【發明內容】

本發明的目的在于提供一種具有復用引腳的芯片，該復用引腳可以用作測試引腳，也可以用作其它引腳，這樣減少了芯片的引腳，減小封裝面積。

為了解決上述問題，本發明提供一種復用引腳的芯片，該芯片包括有一個復用引腳，在該復用引腳用作除測試引腳外的另一種引腳時，該復用引腳的電壓大于第一閾值電壓或者小于第二閾值電壓，在該復用引腳的電壓為小于第一閾值電壓且大于第二閾值電壓時，則使得所述芯片進入測試模式，此時認為該復用引腳用作測試引腳，其中第一閾值電壓大于第二閾值電壓。

進一步的，所述芯片中包括測試模式判定電路，該測試模式判定電路用于判定所述復用引腳的電壓是否小于第一閾值電壓且大于第二閾值電壓，若是，則使得所述芯片進入測試模式，否則，則不使得所述芯片進入測試模式。

進一步的，所述芯片中還包括計時模塊，該計時模塊在所述復用引腳的電壓小于第一閾值電壓且大于第二閾值電壓時對此種狀態進行計時，如果計時達到一個時間閾值，才使得所述芯片進入測試模式，否則，則不使得所述芯片進入測試模式。

進一步的，所述芯片中包括測試模式判定電路和計時模塊，所述測試模式判定電路用于將所述復用引腳的電壓與第一閾值電壓和第二閾值電壓進行比較，在所述復用引腳的電壓小于第一閾值電壓且大于第二閾值電壓時輸出測試使能信號，在所述復用引腳的電壓大于第一閾值電壓或小于第二閾值電壓時輸出非測試使能信號，所述計時模塊在所述測試模式判定電路輸出測試使能信號時開始計時，在計時達到一個時間閾值，該計時模塊輸出測試模式信號，使得所述芯片進入測試模式，否則所述計時模塊輸出非測試模式信號。

進一步的，所述測試模式判定電路包括第一比較電路、第二比較電路和邏輯電路，第一比較電路比較所述復用引腳的電壓和第一電壓閾值，并輸出第一比較結果；第二比較電路比較所述復用引腳的電壓和第二電壓閾值，并輸出第二比較結果；所述邏輯電路將第一比較結果和第二比較結果進行邏輯運算后輸出測試使能信號或非測試使能信號。

進一步的，第一比較電路包括依次串聯于電源端和地之間的PMOS場效應晶體管和第一電流源，該PMOS場效應晶體管的柵極連接所述復用引腳，所述PMOS場效應晶體管和第一電流源的中間節點作為輸出端輸出第一比較結果，第一閾值電壓為電源端的電壓減去PMOS場效應晶體管的導通電壓閾值的絕對值，第二比較電路包括依次串聯于電源端和地之間的第二電流源和NMOS場效應晶體管，該NMOS場效應晶體管的柵極連接所述復用引腳，所述NMOS場效應晶體管和第二電流源的中間節點作為輸出端輸出第二比較結果，其中第二閾值電壓為NMOS場效應晶體管的導通電壓閾值，所述邏輯電路包括第一反相器、或非門和第二反相器，該第一反相器的輸入端接第一比較器的輸出端，其輸出端接所述或非門的一個輸入端，所述或非門的另一個輸入端接第二比較器的輸出端，其輸出端接所述第二反相器的輸入端，該第二反相器的輸出端輸出測試使能信號或非測試使能信號。

更進一步的，所述計時模塊包括多個級聯的D觸發器，每個D觸發器的輸入端d與其反相輸出端qb相連，其復位端r與所述第二反相器的輸出端相連，第一個D觸發器的時鐘端CK與時鐘信號CLK連接，其輸出端q與第二個D觸發器的時鐘端CK相連，中間的D觸發器的輸出端q與后一個D觸發器的時鐘端CK相連，最后一個D觸發器的輸出端q輸出測試模式信號或非測試模式信號。