[發(fā)明專利]DAC的采樣時鐘生成方法及裝置

有效

• 申請?zhí)枺?/td>: 201210519472.9
• 申請日: 2012-12-06
• 公開（公告）號: CN103023507A
• 公開（公告）日: 2013-04-03
• 發(fā)明（設(shè)計）人: 智國寧;王石記;楊依珍;肇啟明
• 申請（專利權(quán)）人: 北京航天測控技術(shù)有限公司
• 主分類號: H03M1/66
• 分類號: H03M1/66
• 代理公司: 工業(yè)和信息化部電子專利中心 11010
• 代理人: 吳永亮

技術(shù)領(lǐng)域

本發(fā)明涉及信號處理技術(shù)領(lǐng)域，特別是涉及一種數(shù)模轉(zhuǎn)換器（Digital?toAnalog?Convorter，簡稱為DAC）的采樣時鐘生成方法及裝置。

背景技術(shù)

隨著技術(shù)的發(fā)展，測試裝備正朝向小型化、智能化發(fā)展，要求測試的功能不斷增多，體積盡可能小。在測試裝備中信號發(fā)生器類儀器占有非常重要的地位，為了解決復(fù)雜的信號發(fā)生技術(shù)，需要引入變采樣率架構(gòu)，為高性能數(shù)模轉(zhuǎn)換（Digital?to?Analog，簡稱為DA）類產(chǎn)品提供了技術(shù)保障。

在許多信號處理系統(tǒng)中，經(jīng)常會遇到采樣率可變問題，即要求一個數(shù)字系統(tǒng)能工作在多采樣率狀態(tài)下，以解決軟件無線電技術(shù)中的任意采樣應(yīng)用。在不同需求時為DAC提供不同頻率的采樣時鐘，尤其在百兆量級的高速采樣的應(yīng)用中，對采樣時鐘的質(zhì)量要求較高，而一般由邏輯門電路分頻或倍頻產(chǎn)生的時鐘抖動特性較差，有必要優(yōu)化低相噪的可變采樣時鐘電路。

發(fā)明內(nèi)容

本發(fā)明提供一種DAC的采樣時鐘生成方法及裝置，以解決現(xiàn)有技術(shù)中的上述的問題。

本發(fā)明提供一種DAC的采樣時鐘生成方法，包括：時鐘選擇單元通過現(xiàn)場可編程門陣列（Field－Programmable?Gate?Array，簡稱為FPGA）內(nèi)部的多路選擇器選擇需要輸入的參考時鐘；鎖相倍頻單元通過直接數(shù)字式頻率合成器（Direct?Digital?Synthesizer，簡稱為DDS）芯片內(nèi)部的鎖相環(huán)（Phase?LockedLoop，簡稱為PLL）電路對參考時鐘進(jìn)行鎖相倍頻，將參考時鐘的頻率擴大到預(yù)定頻率；采樣時鐘生成單元通過DDS芯片內(nèi)部的數(shù)字控制振蕩器（NumericalControlled?Oscillator，簡稱為NCO）將預(yù)定頻率的參考時鐘作為工作參考時鐘，生成預(yù)定范圍內(nèi)的可變采樣時鐘信號；濾波單元通過低通濾波器對可變采樣時鐘信號進(jìn)行濾波，并輸出濾波后的可變采樣時鐘信號，作為DAC的采樣時鐘。

優(yōu)選地，上述方法還包括：時鐘同步單元通過FPGA內(nèi)部的EPLL電路對接收到的外部同步時鐘進(jìn)行相位補償，并向DDS芯片發(fā)送DDS同步控制信號；采樣時鐘生成單元通過DDS芯片內(nèi)部的NCO將預(yù)定頻率的參考時鐘作為工作參考時鐘，生成預(yù)定范圍內(nèi)的可變采樣時鐘信號具體包括：根據(jù)DDS同步控制信號，采樣時鐘生成單元通過DDS芯片內(nèi)部的NCO將預(yù)定頻率的參考時鐘作為工作參考時鐘，生成預(yù)定范圍內(nèi)的可變采樣時鐘信號；濾波單元通過低通濾波器對可變采樣時鐘信號進(jìn)行濾波，并輸出濾波后的可變采樣時鐘信號具體包括：濾波單元通過低通濾波器對可變采樣時鐘信號進(jìn)行濾波，將濾波后的可變采樣時鐘信號輸出到FPGA內(nèi)部的PLL電路，通過PLL電路對可變采樣時鐘信號進(jìn)行板內(nèi)相位補償，將相位補償后的可變采樣時鐘信號通過FPGA內(nèi)部的選擇器輸出。

優(yōu)選地，參考時鐘包括以下至少之一：外部參考時鐘、本地參考時鐘、恒溫晶振。

優(yōu)選地，低通濾波器為：5階橢圓濾波器。

優(yōu)選地，濾波單元通過低通濾波器對可變采樣時鐘信號進(jìn)行濾波具體包括：濾波單元通過低通濾波器濾除可變采樣時鐘信號中的高階分量。

本發(fā)明還提供了一種DAC的采樣時鐘生成裝置，包括：時鐘選擇單元，用于通過現(xiàn)場可編程門陣列FPGA內(nèi)部的多路選擇器選擇需要輸入的參考時鐘；鎖相倍頻單元，用于通過直接數(shù)字控制DDS芯片內(nèi)部的鎖相環(huán)PLL電路對參考時鐘進(jìn)行鎖相倍頻，將參考時鐘的頻率擴大到預(yù)定頻率；采樣時鐘生成單元，用于通過DDS芯片內(nèi)部的數(shù)字控制振蕩器NCO將預(yù)定頻率的參考時鐘作為工作參考時鐘，生成預(yù)定范圍內(nèi)的可變采樣時鐘信號；濾波單元，用于通過低通濾波器對可變采樣時鐘信號進(jìn)行濾波，并輸出濾波后的可變采樣時鐘信號，作為DAC的采樣時鐘；

優(yōu)選地，裝置還包括：

時鐘同步單元，用于通過FPGA內(nèi)部的EPLL電路對接收到的外部同步時鐘進(jìn)行相位補償，并向DDS芯片發(fā)送DDS同步控制信號；采樣時鐘生成單元進(jìn)一步用于：根據(jù)DDS同步控制信號，通過DDS芯片內(nèi)部的NCO將預(yù)定頻率的參考時鐘作為工作參考時鐘，生成預(yù)定范圍內(nèi)的可變采樣時鐘信號；濾波單元進(jìn)一步用于：通過低通濾波器對可變采樣時鐘信號進(jìn)行濾波，將濾波后的可變采樣時鐘信號輸出到FPGA內(nèi)部的PLL電路；裝置還包括：板內(nèi)相位補償單元，用于通過FPGA內(nèi)部的PLL電路對可變采樣時鐘信號進(jìn)行板內(nèi)相位補償，將相位補償后的可變采樣時鐘信號通過FPGA內(nèi)部的選擇器輸出。

優(yōu)選地，參考時鐘包括以下至少之一：外部參考時鐘、本地參考時鐘、恒溫晶振。

優(yōu)選地，低通濾波器為：5階橢圓濾波器。