[發(fā)明專利]DAC的采樣時(shí)鐘生成方法及裝置有效
| 申請?zhí)枺?/td> | 201210519472.9 | 申請日： | 2012-12-06 |
| 公開（公告）號(hào)： | CN103023507A | 公開（公告）日： | 2013-04-03 |
| 發(fā)明（設(shè)計(jì)）人： | 智國寧;王石記;楊依珍;肇啟明 | 申請（專利權(quán)）人： | 北京航天測控技術(shù)有限公司 |
| 主分類號(hào)： | H03M1/66 | 分類號(hào)： | H03M1/66 |
| 代理公司： | 工業(yè)和信息化部電子專利中心 11010 | 代理人： | 吳永亮 |
| 地址： | 100041 *** | 國省代碼： | 北京;11 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | dac 采樣 時(shí)鐘 生成 方法 裝置 | ||
1.一種數(shù)模轉(zhuǎn)換器DAC的采樣時(shí)鐘生成方法，其特征在于，包括：
時(shí)鐘選擇單元通過現(xiàn)場可編程門陣列FPGA內(nèi)部的多路選擇器選擇需要輸入的參考時(shí)鐘；
鎖相倍頻單元通過直接數(shù)字控制DDS芯片內(nèi)部的鎖相環(huán)PLL電路對(duì)所述參考時(shí)鐘進(jìn)行鎖相倍頻，將所述參考時(shí)鐘的頻率擴(kuò)大到預(yù)定頻率；
采樣時(shí)鐘生成單元通過DDS芯片內(nèi)部的數(shù)字控制振蕩器NCO將所述預(yù)定頻率的參考時(shí)鐘作為工作參考時(shí)鐘，生成預(yù)定范圍內(nèi)的可變采樣時(shí)鐘信號(hào)；
濾波單元通過低通濾波器對(duì)所述可變采樣時(shí)鐘信號(hào)進(jìn)行濾波，并輸出濾波后的所述可變采樣時(shí)鐘信號(hào)，作為所述DAC的采樣時(shí)鐘。
2.如權(quán)利要求1所述的方法，其特征在于，所述方法還包括：所述時(shí)鐘同步單元通過FPGA內(nèi)部的EPLL電路對(duì)接收到的外部同步時(shí)鐘進(jìn)行相位補(bǔ)償，并向所述DDS芯片發(fā)送DDS同步控制信號(hào)；
采樣時(shí)鐘生成單元通過DDS芯片內(nèi)部的NCO將所述預(yù)定頻率的參考時(shí)鐘作為工作參考時(shí)鐘，生成預(yù)定范圍內(nèi)的可變采樣時(shí)鐘信號(hào)具體包括：
根據(jù)所述DDS同步控制信號(hào)，所述采樣時(shí)鐘生成單元通過所述DDS芯片內(nèi)部的NCO將所述預(yù)定頻率的參考時(shí)鐘作為工作參考時(shí)鐘，生成預(yù)定范圍內(nèi)的可變采樣時(shí)鐘信號(hào)；
所述濾波單元通過低通濾波器對(duì)所述可變采樣時(shí)鐘信號(hào)進(jìn)行濾波，并輸出濾波后的所述可變采樣時(shí)鐘信號(hào)具體包括：
所述濾波單元通過所述低通濾波器對(duì)所述可變采樣時(shí)鐘信號(hào)進(jìn)行濾波，將濾波后的所述可變采樣時(shí)鐘信號(hào)輸出到FPGA內(nèi)部的PLL電路，通過所述PLL電路對(duì)所述可變采樣時(shí)鐘信號(hào)進(jìn)行板內(nèi)相位補(bǔ)償，將相位補(bǔ)償后的所述可變采樣時(shí)鐘信號(hào)通過所述FPGA內(nèi)部的選擇器輸出。
3.如權(quán)利要求1或2所述的方法，其特征在于，所述參考時(shí)鐘包括以下至少之一：外部參考時(shí)鐘、本地參考時(shí)鐘、恒溫晶振。
4.如權(quán)利要求1或2所述的方法，其特征在于，所述低通濾波器為：5階橢圓濾波器。
5.如權(quán)利要求1或2所述的方法，其特征在于，濾波單元通過低通濾波器對(duì)所述可變采樣時(shí)鐘信號(hào)進(jìn)行濾波具體包括：
所述濾波單元通過低通濾波器濾除所述可變采樣時(shí)鐘信號(hào)中的高階分量。
6.一種數(shù)模轉(zhuǎn)換器DAC的采樣時(shí)鐘生成裝置，其特征在于，包括：
時(shí)鐘選擇單元，用于通過現(xiàn)場可編程門陣列FPGA內(nèi)部的多路選擇器選擇需要輸入的參考時(shí)鐘；
鎖相倍頻單元，用于通過直接數(shù)字控制DDS芯片內(nèi)部的鎖相環(huán)PLL電路對(duì)所述參考時(shí)鐘進(jìn)行鎖相倍頻，將所述參考時(shí)鐘的頻率擴(kuò)大到預(yù)定頻率；
采樣時(shí)鐘生成單元，用于通過DDS芯片內(nèi)部的數(shù)字控制振蕩器NCO將所述預(yù)定頻率的參考時(shí)鐘作為工作參考時(shí)鐘，生成預(yù)定范圍內(nèi)的可變采樣時(shí)鐘信號(hào)；
濾波單元，用于通過低通濾波器對(duì)所述可變采樣時(shí)鐘信號(hào)進(jìn)行濾波，并輸出濾波后的所述可變采樣時(shí)鐘信號(hào)，作為所述DAC的采樣時(shí)鐘。
7.如權(quán)利要求6所述的裝置，其特征在于，所述裝置還包括：
所述時(shí)鐘同步單元，用于通過FPGA內(nèi)部的EPLL電路對(duì)接收到的外部同步時(shí)鐘進(jìn)行相位補(bǔ)償，并向所述DDS芯片發(fā)送DDS同步控制信號(hào)；
所述采樣時(shí)鐘生成單元進(jìn)一步用于：根據(jù)所述DDS同步控制信號(hào)，通過所述DDS芯片內(nèi)部的NCO將所述預(yù)定頻率的參考時(shí)鐘作為工作參考時(shí)鐘，生成預(yù)定范圍內(nèi)的可變采樣時(shí)鐘信號(hào)；
所述濾波單元進(jìn)一步用于：通過所述低通濾波器對(duì)所述可變采樣時(shí)鐘信號(hào)進(jìn)行濾波，將濾波后的所述可變采樣時(shí)鐘信號(hào)輸出到FPGA內(nèi)部的PLL電路；
所述裝置還包括：
板內(nèi)相位補(bǔ)償單元，用于通過所述FPGA內(nèi)部的PLL電路對(duì)所述可變采樣時(shí)鐘信號(hào)進(jìn)行板內(nèi)相位補(bǔ)償，將相位補(bǔ)償后的所述可變采樣時(shí)鐘信號(hào)通過所述FPGA內(nèi)部的選擇器輸出。
8.如權(quán)利要求6或7所述的裝置，其特征在于，所述參考時(shí)鐘包括以下至少之一：外部參考時(shí)鐘、本地參考時(shí)鐘、恒溫晶振。
9.如權(quán)利要求6或7所述的裝置，其特征在于，所述低通濾波器為：5階橢圓濾波器。
10.如權(quán)利要求6或7所述的裝置，其特征在于，所述濾波單元具體用于：通過所述低通濾波器濾除所述可變采樣時(shí)鐘信號(hào)中的高階分量。
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