[發明專利]數據驅動器、顯示面板驅動裝置和顯示裝置

有效

• 申請號: 201210517363.3
• 申請日: 2012-12-05
• 公開（公告）號: CN103151003B
• 公開（公告）日: 2017-06-23
• 發明（設計）人: 澀谷昌樹
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: G09G3/36
• 分類號: G09G3/36
• 代理公司: 中國國際貿易促進委員會專利商標事務所11038
• 代理人: 申發振

1.一種數據驅動器，包括：

延遲單元，用于依次延遲控制信號并且輸出多個延遲控制信號；和

多個輸出電路，用于響應于所述延遲控制信號中的相應的延遲控制信號而開始輸出，

其中，所述延遲單元生成待分別輸出到所述輸出電路的所述延遲控制信號，使得在所述輸出電路中的與具有相對大的負載電容的線路耦接的輸出電路的輸出開始時間和前一輸出電路或后一輸出電路的輸出開始時間之間的時間差大于在所述輸出電路中的與具有相對小的負載電容的線路耦接的輸出電路的輸出開始時間和前一輸出電路或后一輸出電路的輸出開始時間之間的時間差。

2.根據權利要求1所述的數據驅動器，

其中，所述延遲單元包括用于輸出所述延遲控制信號的多個延遲電路，

其中，所述延遲電路串聯耦接，

其中，在所述延遲電路中，與耦接至所述具有相對大的負載電容的線路的輸出電路耦接的延遲電路具有長的延遲時間，并且

其中，在所述延遲電路中，與耦接至所述具有相對小的負載電容的線路的輸出電路耦接的延遲電路具有短的延遲時間。

3.根據權利要求2所述的數據驅動器，

其中，在串聯耦接的所述延遲電路中，與耦接至所述具有相對大的負載電容的線路的輸出電路耦接的延遲電路的操作順序先于與耦接至所述具有相對小的負載電容的線路的輸出電路耦接的延遲電路的操作順序。

4.根據權利要求2所述的數據驅動器，

其中，所述延遲電路包括多個分組，并且

其中，所述延遲電路的延遲時間在每個分組中是不同的。

5.根據權利要求4所述的數據驅動器，

其中，在至少一些分組中，屬于與耦接至所述具有相對大的負載電容的線路的輸出電路耦接的分組的所述延遲電路的延遲時間比屬于與耦接至所述具有相對小的負載電容的線路的輸出電路耦接的分組的所述延遲電路的延遲時間長。

6.根據權利要求2所述的數據驅動器，

其中，在至少一些延遲電路中，與耦接至所述具有相對大的負載電容的線路的輸出電路耦接的所述延遲電路的延遲時間比與耦接至所述具有相對小的負載電容的線路的輸出電路耦接的所述延遲電路的延遲時間長。

7.根據權利要求2所述的數據驅動器，

其中，在所述延遲電路中，用于將第一延遲控制信號輸出到與所述具有相對大的電容的線路耦接的第一輸出電路的第一延遲電路使所述控制信號延遲第一延遲時間，

其中，在所述延遲電路中，用于將第二延遲控制信號輸出到在所述第一輸出電路之后的第二輸出電路的第二延遲電路使所述控制信號延遲第二延遲時間，

其中，在所述延遲電路中，用于將第三延遲控制信號輸出到與所述具有相對小的負載電容的線路耦接的第三輸出電路的第三延遲電路使所述控制信號延遲第三延遲時間，

其中，在所述延遲電路中，用于將第四延遲控制信號輸出到在所述第三輸出電路之后的第四輸出電路的第四延遲電路使所述控制信號延遲第四延遲時間，

其中，所述第一延遲時間大于所述第二延遲時間，

其中，所述第二延遲時間大于所述第三延遲時間，并且

其中，所述第三延遲時間大于所述第四延遲時間。

8.根據權利要求3所述的數據驅動器，還包括：布置在所述延遲電路之后的并且具有比特定的延遲電路中的最后的延遲電路的延遲時間長的延遲時間的另一個延遲電路。

9.一種顯示面板驅動裝置，包括：

根據權利要求1所述的數據驅動器；以及

與所述數據驅動器耦接且包括具有不同負載電容的多個線路的封裝。

10.一種顯示裝置，包括：

根據權利要求9所述的顯示面板驅動裝置；

柵極驅動器；以及

顯示面板，

其中，所述顯示面板包括由所述顯示面板驅動裝置驅動的數據線以及由所述柵極驅動器驅動的柵極線。

11.一種數據驅動器的操作方法，包括以下步驟：

輸出控制信號；

生成待分別輸出到多個輸出電路的多個延遲控制信號，使得在所述輸出電路中的與具有相對大的負載電容的線路耦接的輸出電路輸出輸出電壓時的輸出開始時間和前一輸出電路或后一輸出電路輸出輸出電壓時的輸出開始時間之間的時間差大于在所述輸出電路中的與具有相對小的負載電容的線路耦接的輸出電路輸出輸出電壓時的輸出開始時間和前一輸出電路或后一輸出電路輸出輸出電壓時的輸出開始時間之間的時間差；以及

將所述延遲控制信號分別輸出到所述輸出電路，

其中，所述輸出電路中的每個都響應于所述延遲控制信號中的每個來輸出所述輸出電壓。