[發(fā)明專利]提高半導體器件可微縮性的方法

在審

• 申請?zhí)枺?/td>: 201210507671.8
• 申請日: 2012-11-30
• 公開（公告）號: CN102969280A
• 公開（公告）日: 2013-03-13
• 發(fā)明（設(shè)計）人: 張雄
• 申請（專利權(quán)）人: 上海宏力半導體制造有限公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247;H01L21/336
• 代理公司: 上海思微知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 鄭瑋

技術(shù)領(lǐng)域

本發(fā)明涉及半導體制造領(lǐng)域，更具體地說，本發(fā)明涉及一種提高半導體器件可微縮性的方法。

背景技術(shù)

隨著工藝的發(fā)展，器件尺寸不斷縮小(微縮)，由此器件特征尺寸也隨之逐漸變小。隨著集成電路制造水平的提高，集成電路制造已經(jīng)進入集成電路線寬的深亞微米時代。

但是，隨著器件特征尺寸的縮小，當MOS管溝道縮短到一定程度，就會出現(xiàn)短溝道效應(yīng)(short?channel?effect)，其主要表現(xiàn)在M0S管溝道中的載流子出現(xiàn)速度飽和現(xiàn)象。因此，當器件尺寸縮減時，必須將短溝道效應(yīng)降至最低程度，以確保正常的器件特性及電路工作。

發(fā)明名稱為“Multi-corner?FET?for?better?immunity?from?short?channel?effects”的美國專利申請公開US2004191980A1描述了一種用于MOS的抑制短溝道效應(yīng)的技術(shù)方案。但是，美國專利申請公開US2004191980A1所描述的結(jié)構(gòu)比較復雜，而且沒有公開相應(yīng)的制造方法。

對于閃存來說，器件尺寸的縮小帶來另一個難題，單個存儲單元驅(qū)動電流隨有源區(qū)寬度的縮減而減小，小到一定程度就接近了放大比較電路(Senseamplifier)的極限，從而給閃存設(shè)計帶來很大的挑戰(zhàn)。

因此，希望能夠提供一種適用于閃存的、結(jié)構(gòu)簡單且制造簡單的技術(shù)方案，一方面能抑制短溝道效應(yīng)，另一方面能等效地增加有源區(qū)寬度，從而提高閃存器件的可微縮性。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是針對現(xiàn)有技術(shù)中存在上述缺陷，提供一種結(jié)構(gòu)簡單且制造簡單的能夠有效抑制短溝道效應(yīng)的提高半導體器件可微縮性的方法，本案總體上采用自對準工藝，不需要增加而外的光刻制程，成本上比較低。

為了實現(xiàn)上述技術(shù)目的，根據(jù)本發(fā)明的第一方面，提供了一種一種提高半導體器件可微縮性的方法，其包括：第一步驟，在淺槽隔離工藝完成后，有源區(qū)兩側(cè)分別是第一隔離區(qū)和第二隔離區(qū)，從而自然地形成凹槽結(jié)構(gòu)，有源區(qū)表面的襯墊氧化層來自之前的隔離工藝，；第二步驟，用于在硅片表面上沉積氧化物層，所述氧化物層厚度小于1/2的有源區(qū)寬度，典型厚度為1/3，采用HTO或TEOS等淀積工藝；第三步驟，用于對氧化物層和襯墊氧化層進行各向異性刻蝕，從而在第一隔離區(qū)側(cè)形成自對準的第一側(cè)壁氧化物，在第二隔離區(qū)側(cè)形成自對準的第二側(cè)壁氧化物；第四步驟，用于在第一側(cè)壁氧化物以及第二側(cè)壁氧化物之間生長填充硅；第五步驟，用于通過選擇性濕法刻蝕去除第一側(cè)壁氧化物、第二側(cè)壁氧化物和其下的襯墊氧化物，從而在有源區(qū)上方形成硅凸起部。

優(yōu)選地，所述提高半導體器件可微縮性的方法還包括第六步驟，用于硅凸起部的上方角部進行圓化處理。

優(yōu)選地，所述提高半導體器件可微縮性的方法還包括第七步驟，用于在第六步驟所形成的結(jié)構(gòu)上依次形成隧穿氧化層、浮柵層或氮化硅層、ONO層以及控制柵極層。

優(yōu)選地，在第四步驟中采用選擇性外延生長填充硅。

在根據(jù)本發(fā)明第一方面的提高半導體器件可微縮性的方法中，通過自對準工藝在有源區(qū)上方形成硅凸起部，使得有源區(qū)的實際寬度從硅凸起部的單邊長度增大為硅凸起部的三邊長度之和，從而即使器件尺寸進行了顯著微縮，也能實現(xiàn)比平面結(jié)構(gòu)更大的有源區(qū)寬度，從而可以提高閃存單元的驅(qū)動電流。另外，本結(jié)構(gòu)實質(zhì)上是一種采用自對準的方法實現(xiàn)的Fin-FET結(jié)構(gòu)，由于靜電場的分布更集中、柵對溝道的控制能力比平面器件大大提高，所以能顯著抑制由于關(guān)鍵尺寸的縮小而產(chǎn)生短溝道效應(yīng)，從這兩個方面提高了諸如閃存之類的半導體器件的可微縮性。

為了實現(xiàn)上述技術(shù)目的，根據(jù)本發(fā)明的第二方面，提供了一種提高半導體器件可微縮性的方法，其包括：第一步驟，在淺槽隔離工藝完成后，有源區(qū)兩側(cè)分別是第一隔離區(qū)和第二隔離區(qū)，從而自然地形成凹槽結(jié)構(gòu)，有源區(qū)表面的襯墊氧化層來自之前的隔離工藝；第二步驟，用于在硅片表面上沉積氧化物層，所述氧化物層厚度小于1/2的有源區(qū)寬度，典型厚度為1/3，采用HTO或TEOS等淀積工藝；第三步驟，用于對氧化物層和襯墊氧化層進行各向異性刻蝕，從而在第一隔離區(qū)側(cè)形成自對準的第一側(cè)壁氧化物，在第二隔離區(qū)側(cè)形成自對準的第二側(cè)壁氧化物；第四步驟，利用側(cè)壁氧化物作為掩模對有源區(qū)中間的襯底進行蝕刻，在有源區(qū)中形成凹陷部；第五步驟，用于通過選擇性濕法刻蝕去除第一側(cè)壁氧化物、第二側(cè)壁氧化物和其下的襯墊氧化物，，形成中間有凹槽的有源區(qū)。