[發(fā)明專利]一種控制36個(gè)功率單元的核心控制板

有效

• 申請(qǐng)?zhí)枺?/td>: 201210506064.X
• 申請(qǐng)日: 2012-12-01
• 公開（公告）號(hào): CN102969876A
• 公開（公告）日: 2013-03-13
• 發(fā)明（設(shè)計(jì)）人: 孫敬華;陳晨;何建華;王瑞艦;肖心凱
• 申請(qǐng)（專利權(quán)）人: 哈爾濱九洲電氣股份有限公司
• 主分類號(hào): H02M1/088
• 分類號(hào): H02M1/088
• 代理公司: 暫無(wú)信息
• 代理人: 暫無(wú)信息

1.一種控制36個(gè)功率單元的核心控制板，主要是由通用的現(xiàn)場(chǎng)可編程門陣列FPGA芯片、3片通用數(shù)字信號(hào)處理DSP芯片，其中1片用于核心控制算法的DSP1，其外部存儲(chǔ)器RAM1；可選的用于輔助計(jì)算的DSP2，其外部存儲(chǔ)器RAM2；用于本電路與外界協(xié)調(diào)控制的DSP3，其外部存儲(chǔ)器RAM3、通用復(fù)雜可編程邏輯器件CPLD芯片、通用運(yùn)算放大器A1～A18、通用的電源芯片IC1～I(xiàn)C4、通用的檢測(cè)溫度濕度芯片IC5、用于保存參數(shù)的通用芯片EEPROM、脈沖寬度調(diào)制PWM口、輸入輸出IO口組成的，其特征是：在器件布局上若以PWM口為上方，那么PWM口的下方是FPGA，F(xiàn)PGA的下方是DSP1，DSP1的下方是DSP3，DSP3的下方是IO口，DSP1的右方是DSP2，DSP2的上方是RAM2，DSP1的左上方是RAM1，DSP3的左方是CPLD，CPLD的上方是RAM3，DSP3的背部是EEPROM,FPGA的左方是IC1、IC2、IC3、IC4，RAM1和RAM3之間的左側(cè)是IC5，DSP2的下方是運(yùn)算放大器A1～A18，IO口在最下方；在電路原理上PWM口與FPGA電信號(hào)連接，RAM1與DSP1電信號(hào)連接，RAM2與DSP2電信號(hào)連接，RAM1、DSP1、RAM2、DSP2分別與FPGA電信號(hào)連接，RAM3與DSP3電信號(hào)連接，DSP3分別與DSP1和DSP2電信號(hào)連接，CPLD分別與DSP1、DSP2、DSP3、RAM3、IO口電信號(hào)連接，通用運(yùn)算放大器A1～A18分別與DSP1、DSP2、DSP3、IO口電信號(hào)連接，通用電源芯片IC1～I(xiàn)C4與?IO口電信號(hào)連接，并為各器件提供不同電壓的電源，通用芯片IC5與DSP3、EEPROM、IO口電信號(hào)連接。

2.根據(jù)權(quán)利要求1所述的一種控制36個(gè)功率單元的核心控制板，其特征在于所述的FPGA采用的芯片是EP3C16240C8N型。

3.根據(jù)權(quán)利要求1所述的一種控制36個(gè)功率單元的核心控制板，其特征在于所述的DSP1、DSP2、DSP3采用TI公司的TMS320x28x系列器件。

4.根據(jù)權(quán)利要求1所述的一種控制36個(gè)功率單元的核心控制板，其特征在于所述的CPLD采用的芯片是EPM1270T144C5型。?