[發(fā)明專利]一種視頻多畫面合成方法、裝置和系統在審

申請?zhí)枺?/td>	201210482587.5	申請日：	2012-11-23
公開（公告）號：	CN103841359A	公開（公告）日：	2014-06-04
發(fā)明（設計）人：	賈少華;桂志淵;劉克華	申請（專利權）人：	中興通訊股份有限公司
主分類號：	H04N7/15	分類號：	H04N7/15;H04N5/262
代理公司：	北京派特恩知識產權代理有限公司 11270	代理人：	任媛;蔣雅潔
地址：	518057 廣東省深圳市南山***	國省代碼：	廣東;44
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摘要：
搜索關鍵詞：	一種視頻畫面合成方法裝置系統
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【說明書】：

技術領域

本發(fā)明涉及視頻會議技術，尤其涉及一種視頻多畫面合成方法、裝置和系統。

背景技術

高清會議電視終端通常采用如圖1所示的硬件架構，高清會議電視終端的工作原理為：網絡通訊模塊110接收遠端會議電視終端傳送過來的網絡包，送給主控處理器109進行拆包，得到遠端的壓縮視頻碼流，然后通過與解碼模塊之間的系統總線108將壓縮視頻數據傳給解碼模塊105，解碼模塊解壓縮視頻數據之后，得到原始RAW格式的數據，之后通過解碼模塊的視頻接口(Video?Port，VP)106封裝成標準BT.1120格式視頻數據，送給視頻處理現場可編程門陣列(Field?Programmable?Gate?Array，FPGA)，即107。同時本地視頻通過視頻輸入接口模塊101，輸入送給視頻切換矩陣103，切換矩陣103根據系統配置將視頻數據也送給視頻處理FPGA?107。視頻處理FPGA?107將得到的遠端和本地視頻按照系統配置進行視頻縮放和多畫面合成，然后再通過視頻切換矩陣103，從視頻輸出接口模塊102輸出顯示。編碼模塊104從視頻處理FPGA?107得到本地輸入的視頻后對原始圖像進行壓縮編碼，降低圖像碼率，之后通過系統總線108將壓縮碼流傳給主控處理器109進行網絡打包，然后通過網絡通訊模塊110傳送到遠端。這樣就完成兩個會議電視終端點對點互通的流程。

目前，編、解碼模塊和視頻處理FPGA之間都是使用并行的VP接口進行數據傳輸。VP接口為16位數據總線，帶寬非常小，能夠傳輸的數據量很小，最多只能傳輸一路1080P60制式的視頻數據。隨著高清會議電視終端能夠實現內置多點控制單元(Multipoint?Control?Unit，MCU)的功能，編、解碼模塊和視頻處理FPGA之間需要傳輸的數據大量增加，并行的VP接口已經不能滿足數據傳輸的需要。當有多路高分辨率高幀頻制式的解碼視頻需要傳輸時，解碼模塊需要將多路視頻進行縮放，降低數據流帶寬，然后通過VP接口傳送給視頻處理FPGA，視頻處理FPGA需要對視頻進行二次縮放和畫面提取，之后再進行多畫面合成，增加了系統復雜度，不僅浪費系統資源，也降低了圖像質量。此外，并行的VP接口會占用很多的印制電路板(Printed?Circuit?Board，PCB)布線空間；視頻時鐘頻率較高的時候，特別是視頻為1080P60制式時，總線時序很難控制。

發(fā)明內容

有鑒于此，本發(fā)明的主要目的在于提供一種視頻多畫面合成方法、裝置和系統，能夠節(jié)省系統資源，而且提高數據傳輸速度和圖像質量。

為達到上述目的，本發(fā)明的技術方案是這樣實現的：

本發(fā)明提供了一種視頻多畫面合成方法，所述方法包括：

視頻處理FPGA通過高速串行總線，接收解碼模塊發(fā)來的多路視頻和各自對應的地址，各路視頻的地址為解碼模塊按照多畫面布局的要求確定的；

將收到的多路視頻進行縮放，縮放后的各路視頻的大小分別與多畫面中相應子畫面的大小相同；

緩存縮放后的各路視頻，并分別對緩存的各路視頻對應的地址進行修正；

根據修正后的地址將縮放后的各路視頻分別存進相應的內存空間。

較佳地，所述將收到的多路視頻進行縮放之前，所述方法還包括：

將解碼模塊通過高速串行總線發(fā)來的數據進行解串處理，解析出有效數據，并對所述有效數據進行并行處理，得到并行數據。

較佳地，所述將收到的多路視頻進行縮放，為：

根據對圖像質量的要求選擇臨近域插值算法、雙線性內插算法或多相位插值算法，將收到的多路視頻進行縮放。