[發明專利]一種基于FPGA的可編程精確時鐘電路

有效

• 申請號: 201210481653.7
• 申請日: 2012-11-23
• 公開（公告）號: CN103036555A
• 公開（公告）日: 2013-04-10
• 發明（設計）人: 李洪濤;朱曉華;洪弘;陳誠
• 申請（專利權）人: 南京理工大學
• 主分類號: H03K19/173
• 分類號: H03K19/173
• 代理公司: 南京理工大學專利中心 32203
• 代理人: 朱顯國

1.一種基于FPGA的可編程精確時鐘電路，其特征在于：包括振蕩單元及可編程延時單元，振蕩單元的輸出信號經過可編程延時單元的延時再輸入振蕩單元；振蕩單元由2個D觸發器及2個非門構成，完成輸出時鐘信號的翻轉；振蕩單元中第一D觸發器[1]的輸出Q接可編程延時單元的輸入端，可編程延時單元的輸出接第二D觸發器[2]的置位端SET，并經過一個非門接第二D觸發器[2]的復位端CLR，第二D觸發器[2]的輸出Q為輸出時鐘，同時第二D觸發器[2]的輸出Q接入第一D觸發器[1]的復位端，并經過一個非門接第一D觸發器[1]的置位端；可編程延時單元由若干個二選一選擇器及基本延時單元構成，二選一選擇器的一個選擇輸入端接基本延時單元的輸出端，另一個選擇輸入端與基本延時單元的輸入端相連，直接作為可編程延時單元的輸入端；采用布局布線約束技術將振蕩單元及可編程延時單元約束在FPGA內部相鄰的查找表內，使時鐘周期精確可控。?

2.根據權利要求1所描述的基于FPGA的可編程精確時鐘電路，其特征在于：非門及二選一選擇器由FPGA查找表實現，從而實現系統延時時間最小。

3.根據權利要求1所描述的基于FPGA的可編程精確時鐘電路，其特征在于：所述基本延時單元由FPGA的查找表實現，可實現信號的納秒級精確延時。

4.根據權利要求1所描述的基于FPGA的可編程精確時鐘電路，其特征在于：可編程延時單元可進行拓展，即改變二選一選擇器與基本延時單元的個數。