[發(fā)明專利]一種基于FPGA的可編程精確時鐘電路

有效

• 申請?zhí)枺?/td>: 201210481653.7
• 申請日: 2012-11-23
• 公開（公告）號: CN103036555A
• 公開（公告）日: 2013-04-10
• 發(fā)明（設(shè)計）人: 李洪濤;朱曉華;洪弘;陳誠
• 申請（專利權(quán)）人: 南京理工大學
• 主分類號: H03K19/173
• 分類號: H03K19/173
• 代理公司: 南京理工大學專利中心 32203
• 代理人: 朱顯國

技術(shù)領(lǐng)域

本發(fā)明屬于一種時鐘電路，特別是一種基于FPGA的可編程精確時鐘電路。

背景技術(shù)

時鐘源是雷達、通信、測試儀器等電子系統(tǒng)實現(xiàn)的關(guān)鍵，很多現(xiàn)代電子設(shè)備和系統(tǒng)功能的實現(xiàn)都直接依賴所用的時鐘源的性能。通常數(shù)字系統(tǒng)利用片外石英晶體振蕩器來得到時鐘源信號，石英晶振擁有優(yōu)越的電壓和溫度特性，能夠穩(wěn)定地工作，但難以集成到芯片內(nèi)部，且增加了器件成本，阻礙了芯片的高度集成化。

目前從片外晶體振蕩器得到的時鐘頻率都是固定的，只有通過DDS或PLL等電路才能改變頻率。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種無晶振的時鐘電路，這種電路能實現(xiàn)頻率達吉赫茲的時鐘，適用于數(shù)字電路中的各種時鐘需求。

實現(xiàn)本發(fā)明目的的技術(shù)解決方案為：一種基于FPGA的可編程精確時鐘電路，包括振蕩單元及可編程延時單元，振蕩單元的輸出信號經(jīng)過可編程延時單元的延時再輸入振蕩單元；振蕩單元由2個D觸發(fā)器及2個非門構(gòu)成，完成輸出時鐘信號的翻轉(zhuǎn)；振蕩單元中第一D觸發(fā)器1的輸出Q接可編程延時單元的輸入端，可編程延時單元的輸出接第二D觸發(fā)器2的置位端SET，并經(jīng)過一個非門接第二D觸發(fā)器2的復位端CLR，第二D觸發(fā)器2的輸出Q為輸出時鐘，同時第二D觸發(fā)器2的輸出Q接入第一D觸發(fā)器1的復位端，并經(jīng)過一個非門接第一D觸發(fā)器1的置位端；可編程延時單元由若干個二選一選擇器及基本延時單元構(gòu)成，二選一選擇器的一個選擇輸入端接基本延時單元的輸出端，另一個選擇輸入端與基本延時單元的輸入端相連，直接作為可編程延時單元的輸入端；采用布局布線約束技術(shù)將振蕩單元及可編程延時單元約束在FPGA內(nèi)部相鄰的查找表內(nèi)，使時鐘周期精確可控。

非門及二選一選擇器由FPGA查找表實現(xiàn)，從而實現(xiàn)系統(tǒng)延時時間最小。

所述基本延時單元由FPGA的查找表實現(xiàn)，可實現(xiàn)信號的納秒級精確延時。

可編程延時單元可進行拓展，即改變二選一選擇器與基本延時單元的個數(shù)。

本發(fā)明與現(xiàn)有技術(shù)相比，其顯著優(yōu)點：（1）基于FPGA的可編程精確時鐘電路可精確設(shè)置頻率達吉赫茲的時鐘；（2）節(jié)省FPGA資源。利用基于FPGA的可編程精確時鐘電路來取代片外的晶振，可降低系統(tǒng)的成本，提高系統(tǒng)的集成度。?

附圖說明

圖1是時鐘電路的總體結(jié)構(gòu)。

圖2是振蕩單元電路。

圖3是二選一選擇器。

圖4是非門。

圖5是基本延時單元。

圖6是可編程延時單元。

具體實施方式

本發(fā)明一種基于FPGA的可編程精確時鐘電路，包括振蕩單元和可編程延時單元，所描述的振蕩單元由2個D觸發(fā)器及2個非門構(gòu)成，實現(xiàn)輸出時鐘信號的翻轉(zhuǎn)；所描述的可編程延時單元由若干個二選一選擇器及基本延時單元構(gòu)成，并使用布局布線約束技術(shù)，使時鐘周期精確可控。

所描述的基本延時單元由FPGA的查找表實現(xiàn)，能夠延時固定的時間?？蓪崿F(xiàn)納秒級精確延時。

所描述的二選一選擇器及非門由FPGA的查找表實現(xiàn)，從而實現(xiàn)系統(tǒng)的延時時間最小。

所描述的可編程延時單元由若干個二選一選擇器及基本延時單元構(gòu)成，二選一選擇器選擇是否經(jīng)過基本延時單元，可實現(xiàn)輸出不同周期的時鐘信號。

所描述的布局布線約束技術(shù)使延時電路的陣列結(jié)構(gòu)固定在FPGA內(nèi)部，使用布局布線約束技術(shù)使延時精度可控。

本時鐘電路可對可編程延時單元進行拓展，比如增加二選一選擇器和基本延時單元的個數(shù)，來實現(xiàn)各種周期時鐘信號。

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明確，以下參照附圖對本發(fā)明進一步詳細說明。

本發(fā)明提供了一種基于FPGA的可編程精確時鐘電路，由振蕩單元和可編程延時單元組成，具體結(jié)構(gòu)如圖1所示。圖1所示的時鐘電路能實現(xiàn)頻率達吉赫茲的時鐘，本發(fā)明以圖1所示結(jié)構(gòu)為例，說明發(fā)明的具體實施方式。其中振蕩單元產(chǎn)生振蕩信號，可編程延時單元確定時鐘的周期。下面對各部分結(jié)構(gòu)進行詳細介紹：

振蕩單元，如圖2所示，由2個D觸發(fā)器及2個非門組成。振蕩單元D觸發(fā)器1的輸出Q接可編程延時單元的輸入端，可編程延時單元的輸出接D觸發(fā)器2的置位端（SET），并經(jīng)過一個非門接D觸發(fā)器2的復位端（CLR），D觸發(fā)器2的輸出Q為輸出時鐘，同時D觸發(fā)器2的輸出Q接入D觸發(fā)器1的復位端，并經(jīng)過一個非接D觸發(fā)器1的置位端。