[發明專利]一種差分延遲單元電路及環形振蕩器

在審

• 申請號: 201210460445.9
• 申請日: 2012-11-15
• 公開（公告）號: CN103812503A
• 公開（公告）日: 2014-05-21
• 發明（設計）人: 梁仁光;胡勝發
• 申請（專利權）人: 安凱(廣州）微電子技術有限公司
• 主分類號: H03L7/099
• 分類號: H03L7/099
• 代理公司: 深圳中一專利商標事務所 44237
• 代理人: 張全文

技術領域

本發明涉及集成電路設計領域，尤其涉及一種差分延遲單元電路及環形振蕩器。

背景技術

鎖相環(pll)在片上系統有著廣泛的應用，提供精準的時鐘信號。壓控振蕩器（vco)，是pll的核心模塊，對設計的要求非常高。vco電路結構普遍有兩種：環行振蕩器和LC振蕩器。由于環行振蕩器電路結構簡單，對工藝要求不高，便于集成，所以在片上系統中得到了最廣泛的應用

環行振蕩器是由幾個基本的延遲單元電路相連組成一個環路，分單端和差分兩種電路結構。由于差分結構具有較好的抗噪聲能力，因此比較多的應用于高速的pll中。

一般用于差分環行振蕩的基本差分延遲單元電路如圖1所示，M1管和M2管為差分輸入對，M5管和M6管為二極管連接作為常導通的負載，Vcont通過控制M3管和M4的柵端，來控制其流過的電流,從而改變其延遲的時間。M7管作為尾電流源提供穩定的電流源，其偏置電壓是Vb。該基本差分延遲單元電路的缺點是：需要外加的一個偏置電壓Vb，給設計帶來難度；在低功耗電路系統中，工作電壓越來越低，而這里的尾電流源消耗了電壓降，使得其在低電壓的應用帶來了障礙；同時該電路的線性度會比較差。

發明內容

本發明的主要目的在于提供一種應用于差分環形振蕩器的差分延遲單元電路，旨在解決現在的基本差分延遲單元電路需要外加的一個偏置電壓Vb，給設計帶來難度，在低功耗電路系統中，工作電壓越來越低，而該電路的尾電流源消耗了電壓降，使得其在低電壓的應用帶來了障礙，同時該電路的線性度會比較差的問題。

本發明是這樣實現的，一種應用于差分環形振蕩器的差分延遲單元電路，包括：

第一PMOS管Mp1、第二PMOS管Mp2、第三PMOS管Mp3、第四PMOS管Mp4、第五PMOS管Mp5、第一NMOS管Mn1、第二NMOS管Mn2；

所述第一NMOS管Mn1與第二NMOS管Mn2形成差分對管，所述第一NMOS管Mn1與正輸入節點（IN+）連接，所述第二NMOS管Mn2的柵極與負輸入節點(IN-)連接，所述正輸入節點（IN+）與負輸入節點(IN-)的輸入為差分輸入，所述第一NMOS管Mn1的漏極與負輸出節點（OUT-）連接，所述第二NMOS管Mn2的漏極與正輸出節點（OUT+）連接，所述正輸出節點（OUT+）與負輸出節點（OUT-）的輸出為差分輸出，所述第一PMOS管Mp1和第二PMOS管Mp2交叉耦合，所述第一NMOS管Mn1與第二NMOS管Mn2的源級都接地，所述第一PMOS管Mp1的漏極與負輸出節點（OUT-）連接，所述第二PMOS管Mp2的漏極與正輸出節點（OUT+）連接，所述第一PMOS管Mp1的柵極與正輸出節點（OUT+）連接，第二PMOS管Mp2的柵極與負輸出節點（OUT-）連接，所述第一PMOS管Mp1和第二PMOS管Mp2的源級都接電源（VDD），所述第三PMOS管Mp3的漏極分別與負輸出節點（OUT-）以及所述第三PMOS管Mp3的柵極連接，所述第三PMOS管Mp3的源級與所述第五PMOS管Mp5的漏極連接，所述第四PMOS管Mp4的漏極分別與正輸出節點（OUT+）以及所述第四PMOS管Mp4的柵極連接，所述第四PMOS管Mp4的源級與所述第五PMOS管Mp5的漏極連接，所述第五PMOS管Mp5的源級與電源VDD連接，所述第五PMOS管Mp5的柵極與控制電壓（Vctrl）連接。

本發明的另一目的在于提供一種環形振蕩器，包括至少兩個差分延遲單元電路，所述差分延遲單元電路包括：

第一PMOS管Mp1、第二PMOS管Mp2、第三PMOS管Mp3、第四PMOS管Mp4、第五PMOS管Mp5、第一NMOS管Mn1、第二NMOS管Mn2；