[發明專利]一種高電源抑制比的線性電源電路

有效

• 申請號: 201210459930.4
• 申請日: 2012-11-15
• 公開（公告）號: CN103149963A
• 公開（公告）日: 2013-06-12
• 發明（設計）人: 蔣仁杰
• 申請（專利權）人: 長沙景嘉微電子股份有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明主要涉及線性電源電路的設計領域，特指一種高電源抑制比的線性電源電路。?

背景技術

對于模擬集成電路而言，其性能的好壞取決于很多因素，其中電源的好壞也是影響模擬集成電路性能的一個關鍵因素，特別是一些高精度模擬電路，如高精度模數轉換器(ADC)、高精度數模轉換器(DAC)、儀表放大器等，這類電路通常都需要一個高質量的電源供電，通常都是采用線性電源(LDO)，LDO的主要功能一是進行電壓轉換，二是濾除電源上的噪聲。電源抑制比是衡量模擬電路的一個關鍵指標，當然也是衡量LDO的一個關鍵指標，它表征的是LDO輸出抗電源干擾的能力，電源抑制比越高，其輸出越穩定，模擬電路的性能越有保證，設計一個具有高電源抑制比的線性穩壓器一直是一個難點。?

發明內容

本發明要解決的問題就在于：針對現有技術存在的問題，提出一種高電源抑制比的線性電源電路。?

本發明提出的解決方案為：本電路用過采用兩個偏置電路，即偏置電路a，偏置電路b，上電時用偏置電路b給誤差放大器提供基準電壓和基準電流，偏置電路b的電源是系統電源V_BAT，當電源穩定后，用線性電源的輸出V_LDO給偏置電路a供電，此時偏置電路b已停止工作，由偏置電路a給誤差放大器提供基準電壓和基準電流，由于V_LDO的穩定性遠大于電源V_BAT，所以偏置電路a產生的基準電壓和基準電流的穩定性遠高于偏置電路b產生的基準電壓和基準電流的穩定性，從而實現了一種高電源抑制比的線性電源電路。

附圖說明

圖1是本發明的電路原理示意圖；?

具體實施方式

以下將結合附圖和具體實施對本發明做進一步詳細說明。?

如圖1所示，偏置電路a和偏置電路b電路結構完全相同，只是供電電源有所區別，偏置電路a的供電電源是線性電源的輸出V_LDO，偏置電路b的電源是系統電源V_BAT，當電路上電時，V_LDO電壓還沒有建立好，此時誤差放大器EA的偏置電壓V_ref、偏置電流I_ref由偏置電路b提供，偏置電路a不工作。當V_BAT逐漸上升，V_LDO也會逐漸增大，當增大到一定值，偏置電路a也開始工作，此時EA的偏置電壓V_ref、偏置電流I_ref由偏置電路a、b同時提供，此時NMOS管M_a5、M_b5的漏電流都通過電阻R_P和R₀，由于V_LDO逐漸增大，所以M_a5的漏電流也逐漸增大，NMOS管M_a9、M_b9的柵極電壓逐漸增大，由于NMOS管M_a9的W/L遠小于M_b9的W/L，根據NMOS管飽和區漏電流表達式?

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