[發明專利]一種深硅通孔刻蝕方法

有效

• 申請號: 201210445649.5
• 申請日: 2012-11-08
• 公開（公告）號: CN103811408A
• 公開（公告）日: 2014-05-21
• 發明（設計）人: 黃秋平;許頌臨
• 申請（專利權）人: 中微半導體設備（上海）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/3065
• 代理公司: 上海智信專利代理有限公司 31002
• 代理人: 王潔

技術領域

本發明涉及等離子體處理領域，尤其涉及一種深孔硅刻蝕方法以獲得更佳的側壁形貌。

背景技術

半導體制造技術領域中，在MEMS（Micro-Electro-Mechanical?Systems，微機電系統）和3D封裝技術等領域，通常需要對硅等材料進行深通孔刻蝕。例如，在晶體硅刻蝕技術中，深硅通孔(Through-Silicon-Via，TSV)的深度達到幾百微米、其深寬比甚至遠大于10，通常采用深反應離子刻蝕方法來刻蝕體硅形成。所述的硅材料主要是單晶硅。在完成刻蝕后還有向刻蝕形成的孔或槽中填充導體材料如銅，填充方法可以是利用化學氣相沉積（CVD）或者物理氣象沉積（PVD）過程。由于上述沉積的銅材料是從上向下沉積的，所以刻蝕形成的TSV孔洞開口形狀最佳需要梯形開口，或者具有垂直側壁的開口。

現有典型的刻蝕技術是利用交替進行的刻蝕-沉積步驟對硅進行快速刻蝕，這一刻蝕方法又叫Bosch刻蝕法。在采用bosch刻蝕法進行蝕刻時，形成的孔洞側壁呈輕微的弧形（bowing）。如圖1a所示的剖面圖，刻蝕形成的孔洞在上端和下端都比中間段直徑較小。其中最上端開口處的放大圖如圖1b所示刻蝕材料層結構包括：掩膜層10（如光刻膠PR），掩膜層10下方是待刻蝕的晶體硅材料層20，刻蝕形成孔洞200。這樣的開口結構不利于下一步的導電材料沉積，上方較小的開口側壁會阻擋下方孔洞內導電材料的進一步沉積，很可能會在孔洞進行導電材料填充步驟后，孔洞內仍然存在空腔。這些空腔的存在不僅會惡化導電特性甚至會造成需要導通的線路斷開。通過傳統Bosch刻蝕法中可調參數的調節無法消除這一不利的側壁形貌。這就造成采用傳統Bosch刻蝕法形成的孔洞在后續加工中帶來問題，最終導致整個產品的廢棄，造成很大的浪費與損失。所以業界需要一種簡單有效的刻蝕方法改進深孔硅刻蝕方法。

發明內容

本發明的目的是提供一種深孔硅刻蝕方法使刻蝕形成的孔洞形貌更適合于后續的導電材料填充。所述深孔硅刻蝕方法用于刻蝕硅基片，所述硅基片上包括一圖形化的掩膜層，所述刻蝕方法包括：第一刻蝕階段，以所述圖形化的掩膜層為掩膜刻蝕硅基片形成第一深度的開口，所述開口兩側側壁的間距從頂部向下逐漸減小，在第一刻蝕階段結束后進入主刻蝕階段，所述主刻蝕階段包括交替進行的刻蝕和沉積步驟，在刻蝕步驟中通入刻蝕氣體對硅基片進行刻蝕，在沉積步驟中通入氟碳化合物氣體對刻蝕形成的開口側壁進行保護,所述主刻蝕階段刻蝕硅基片從所述第一深度到第二深度，同時使所述第一深度處的側壁間距增大。

其中所述圖形化的掩膜層具有第一關鍵尺寸，在完成主刻蝕階段后所述掩膜層具有第二關鍵尺寸，所述第二關鍵尺寸大于所述第一關鍵尺寸，第一關鍵尺寸選自4-6um，第二關鍵尺寸選自7-8um。

第一刻蝕階段的刻蝕氣體包括SF6、C4F8、O2。所述第一深度的開口上端側壁間的間距大于所述第一關鍵尺寸。

其中所述的主刻蝕階段刻蝕的第二深度大于30um。主刻蝕階段中的刻蝕步驟通入的刻蝕氣體選自SF6和NF3之一。

所述第一深度開口的側壁間距小于1.1倍的開口上端側壁間的間距，其中第一深度大于1um小于6um。

附圖說明

圖1a為現有技術中刻蝕形成深硅通孔的整體剖面示意圖；

圖1b為現有技術中刻蝕形成深硅通孔上端的局部放大示意圖；

圖2為利用本發明提供的刻蝕方法在刻蝕中間過程中形成的深硅通孔上端局部放大示意圖；

圖3為利用本發明提供的刻蝕方法在刻蝕完成時深硅通孔上端的局部放大示意圖；

圖4為利用本發明提供的刻蝕方法完成刻蝕時深硅通孔上端局部的剖面圖。

具體實施方式

以下結合圖2～圖4，通過優選的具體實施例，詳細說明本發明。